一種基于fpga的抗多徑電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于全球定位系統(tǒng)(GPS，Global Posit1ning System)接收機(jī)領(lǐng)域，具體涉及一種應(yīng)用于GPS接收機(jī)的基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield-ProgrammableGate Array)的抗多徑電路。
【背景技術(shù)】
[0002]GPS是一種利用GPS定位衛(wèi)星，在全球范圍內(nèi)實(shí)時(shí)進(jìn)行定位、導(dǎo)航的系統(tǒng)。GPS接收機(jī)用于接收GPS系統(tǒng)發(fā)射的復(fù)合信號(hào)，其中，復(fù)合信號(hào)由衛(wèi)星發(fā)射信號(hào)和噪聲等干擾信號(hào)組成。目前，多徑干擾是GPS接收機(jī)設(shè)計(jì)中面臨的最為棘手的問(wèn)題。然而，現(xiàn)有的用于減少多徑效應(yīng)的方法存在較大的誤差，且硬件實(shí)現(xiàn)的復(fù)雜度和費(fèi)用都比較高。

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型提供了一種基于FPGA的抗多徑電路，能夠減少多徑效應(yīng)引起的誤差，并降低硬件實(shí)現(xiàn)的復(fù)雜度。
[0004]為此，本實(shí)用新型的技術(shù)方案包括:依次連接的天線10、射頻處理單元20、數(shù)字信號(hào)處理單元30以及接口單元40，其中，所述數(shù)字信號(hào)處理單元30包括:模數(shù)轉(zhuǎn)換器301 (Analog-to-Digital Converter,簡(jiǎn)稱(chēng) A/D 轉(zhuǎn)換器)和 FPGA 芯片 302，所述天線 10 與所述射頻處理單元20的輸入端相連，所述射頻處理單元20的輸出端與所述數(shù)字信號(hào)處理單元30的輸入端相連，所述數(shù)字信號(hào)處理單元30的輸出端與所述接口單元40相連。
[0005]示例性地，所述A/D轉(zhuǎn)換器301包括芯片AD9288，所述FPGA芯片包括芯片XC4VSX55和芯片XC4VSX35 ;其中，所述芯片XC4VSX55和所述芯片XC4VSX35均與所述A/D轉(zhuǎn)換器301連接。
[0006]本實(shí)用新型提供的基于FPGA的抗多徑電路，能夠減少多徑效應(yīng)引起的誤差，并降低硬件實(shí)現(xiàn)的復(fù)雜度。
【附圖說(shuō)明】
[0007]圖1是為本實(shí)用新型提供的一種基于FPGA的抗多徑電路系統(tǒng)方框圖；
[0008]圖中:10、天線；20、射頻處理單元；30、數(shù)字信號(hào)處理單元；301、A/D轉(zhuǎn)換器；302、FPGA芯片；40、接口單元。
【具體實(shí)施方式】
[0009]為了使本實(shí)用新型所要解決的技術(shù)問(wèn)題、技術(shù)方案及有益效果更加清楚，明白，以下結(jié)合附圖和實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。
[0010]實(shí)施例1:
[0011]圖1為本實(shí)用新型提供的一種基于FPGA的抗多徑電路系統(tǒng)方框圖，參考圖1所示，基于FPGA的抗多徑電路包括:依次連接的天線10、射頻處理單元20、數(shù)字信號(hào)處理單元30以及接口單元40，其中，數(shù)字信號(hào)處理單元30包括:A/D轉(zhuǎn)換器301和FPGA芯片302，天線10與射頻處理單元20的輸入端相連，射頻處理單元20的輸出端與數(shù)字信號(hào)處理單元30的輸入端相連，數(shù)字信號(hào)處理單元30的輸出端與接口單元40相連。
[0012]需要補(bǔ)充的是，本實(shí)用新型實(shí)施例對(duì)A/D轉(zhuǎn)換器301的選擇以及FPGA芯片302的選擇不作具體的限制。
[0013]下面對(duì)本實(shí)用新型的工作原理進(jìn)行說(shuō)明:天線10接收衛(wèi)星信號(hào)，射頻處理單元20接收天線10輸出的高頻衛(wèi)星信號(hào)，并對(duì)接收到的高頻衛(wèi)星信號(hào)進(jìn)行放大、濾波、降頻、功分處理；數(shù)字信號(hào)處理單元30中的A/D轉(zhuǎn)換器301將射頻處理單元20輸出的經(jīng)過(guò)處理的信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)；數(shù)字信號(hào)處理單元30中的FPGA芯片302進(jìn)行進(jìn)一步的A/D轉(zhuǎn)換器301輸出的數(shù)字信號(hào)進(jìn)行運(yùn)算處理使其減少了多徑效應(yīng)；接口單元40接收數(shù)字信號(hào)處理單元30中的FPGA芯片302輸出的數(shù)字信號(hào)，從而實(shí)現(xiàn)與導(dǎo)航終端的數(shù)據(jù)交互。
[0014]需要說(shuō)明的是，本實(shí)用新型實(shí)施例對(duì)接口單元40的具體實(shí)現(xiàn)方式不作具體的限定。
[0015]優(yōu)選地，所述A/D轉(zhuǎn)換器301包括芯片AD9288，所述FPGA芯片包括芯片XC4VSX55和芯片XC4VSX35構(gòu)成了信號(hào)處理模塊，所述芯片XC4VSX55和芯片XC4VSX35連接進(jìn)行數(shù)據(jù)交互，芯片XC4VSX55和芯片XC4VSX35均與A/D轉(zhuǎn)換器301連接。
[0016]以上僅對(duì)本實(shí)用新型及其實(shí)施方式進(jìn)行了描述，該描述沒(méi)有限制性，附圖中所示的也只是本實(shí)用新型的實(shí)施方式之一，實(shí)際的結(jié)構(gòu)并不局限于此，如果本領(lǐng)域技術(shù)人員受其啟示，在不脫離本實(shí)用新型創(chuàng)造宗旨的情況下，不經(jīng)過(guò)創(chuàng)造性的設(shè)計(jì)出與該技術(shù)方案相似的結(jié)構(gòu)及其實(shí)施方式，均應(yīng)當(dāng)屬于本實(shí)用新型的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種基于FPGA的抗多徑電路，其特征在于:包括依次連接的天線(10)、射頻處理單元(20)、數(shù)字信號(hào)處理單元(30)以及接口單元(40)，其中，所述數(shù)字信號(hào)處理單元(30)包括:A/D轉(zhuǎn)換器(301)和FPGA芯片(302)，所述天線(10)與所述射頻處理單元(20)的輸入端相連，所述射頻處理單元(20)的輸出端與所述數(shù)字信號(hào)處理單元(30)的輸入端相連，所述數(shù)字信號(hào)處理單元(30)的輸出端與所述接口單元(40)相連。2.根據(jù)權(quán)利要求1所述的基于FPGA的抗多徑電路，其特征在于:所述A/D轉(zhuǎn)換器(301)包括芯片AD9288，所述FPGA芯片(302)包括芯片XC4VSX55和芯片XC4VSX35 ;其中，所述芯片XC4VSX55和所述芯片XC4VSX35均與所述A/D轉(zhuǎn)換器(301)連接。
【專(zhuān)利摘要】本實(shí)用新型提供了一種基于FPGA的抗多徑電路，包括依次連接的天線(10)、射頻處理單元(20)、數(shù)字信號(hào)處理單元(30)以及接口單元(40)，其中，所述數(shù)字信號(hào)處理單元(30)包括：A/D轉(zhuǎn)換器(301)和FPGA芯片(302)，所述天線(10)與所述射頻處理單元(20)的輸入端相連，所述射頻處理單元(20)的輸出端與所述數(shù)字信號(hào)處理單元(30)的輸入端相連，所述數(shù)字信號(hào)處理單元(30)的輸出端與所述接口單元(40)相連。本實(shí)用新型提供的基于FPGA的抗多徑電路，能夠減少多徑效應(yīng)引起的誤差，并降低硬件實(shí)現(xiàn)的復(fù)雜度。
【IPC分類(lèi)】G01S19/22, G01S19/21
【公開(kāi)號(hào)】CN204925398
【申請(qǐng)?zhí)枴緾N201520686521
【發(fā)明人】王萌淮, 閆灑灑, 李波
【申請(qǐng)人】西安郵電大學(xué)
【公開(kāi)日】2015年12月30日
【申請(qǐng)日】2015年9月7日