述存儲器模塊包括第一雙口 RAM31、第二雙口 RAM32、FLASH存儲器33、SDRAM存儲器34 ；所述第一雙口 RAM31、第二雙口 RAM32均分別與第一DSP芯片11、第二DSP芯片12、第三DSP芯片13、第四DSP芯片14之間通過一根數(shù)據(jù)總線雙向通信連接，所述第一雙口 RAM31、第二雙口 RAM32還均分別與外部端口模塊、控制時序模塊20之間雙向通信連接;所述FLASH存儲器33、SDRAM存儲器34分別與第一DSP芯片11、第二DSP芯片12、第三DSP芯片13、第四DSP芯片14之間通過一根數(shù)據(jù)總線雙向通信連接。
[0042]如圖1所示，所述外部端口模塊用于將最終形成的點(diǎn)跡數(shù)據(jù)發(fā)送至終端顯示，所述終端為計算機(jī)，所述外部端口模塊包括第一外部端口 35和第二外部端口 36，所述第一外部端口 35的兩個信號端口分別與第一雙口 RAM31、第二雙口 RAM32之間雙向通信連接，第一外部端口 35的兩個信號端口均與控制時序模塊20之間雙向通信連接;所述第二外部端口 36的兩個信號端口均與控制時序模塊20之間雙向通信連接。
[0043]所述第一 DSP芯片11、第二 DSP芯片12、第三DSP芯片13、第四DSP芯片14均為美國Analog Devices公司生產(chǎn)的TSl系列芯片，此系列芯片具有處理數(shù)據(jù)速度快、高性能、并行處理的特點(diǎn)，而且成本低廉、性能穩(wěn)定，有效的提高了點(diǎn)跡處理的效率;所述控制時序模塊20為FPGA，可以根據(jù)系統(tǒng)的時序要求，產(chǎn)生適合于TSl系列芯片運(yùn)行的時序電路，而且運(yùn)行速度快，性能穩(wěn)定可靠。
[0044]本實(shí)用新型在使用時，可以與現(xiàn)有技術(shù)中的軟件配合實(shí)現(xiàn)點(diǎn)跡數(shù)據(jù)處理。下面結(jié)合現(xiàn)有技術(shù)中的軟件對本實(shí)用新型的處理方法進(jìn)行描述，但是必須指出的是:與本實(shí)用新型相配合的軟件、以及點(diǎn)跡數(shù)據(jù)方法不是本實(shí)用新型的創(chuàng)新部分，也不是本實(shí)用新型的組成部分。
[0045]如圖4所示，普通雷達(dá)的波束掃描一般是機(jī)械掃描雷達(dá)，由于天線波束具有一定的寬度，天線波束掃過目標(biāo)時將獲得高波束回波信號的數(shù)據(jù)信息和低波束回波信號的數(shù)據(jù)信息，所以得到的回波信號的數(shù)據(jù)信息中的一個點(diǎn)數(shù)據(jù)在可檢測方位上將會占據(jù)幾十甚至上百個主脈沖。
[0046]如圖2所示，所述第一DSP芯片11、第二DSP芯片12分別接收來自第一板間鏈路口的高波束回波信號的數(shù)據(jù)信息、第二板間鏈路口的低波束回波信號的數(shù)據(jù)信息，第一DSP芯片
11、第二 DSP芯片12分別將接收到的高波束回波信號的數(shù)據(jù)信息、低波束回波信號的數(shù)據(jù)信息進(jìn)行點(diǎn)跡凝聚處理;所述第一DSP芯片11、第二DSP芯片12的內(nèi)部程序首先初始化第一DSP芯片11、第二DSP芯片12內(nèi)部的寄存器以及緩存區(qū)，進(jìn)入主程序后判斷第一DSP芯片11、第二DSP芯片12的狀態(tài)是否改變，若狀態(tài)改變則繼續(xù)初始化第一 DSP芯片11、第二 DSP芯片12內(nèi)部的緩存區(qū)，若狀態(tài)未改變判斷所述第一 DSP芯片11、第二 DSP芯片12內(nèi)部的進(jìn)數(shù)緩存區(qū)是否進(jìn)完數(shù)據(jù)，若進(jìn)數(shù)緩存區(qū)沒有進(jìn)完數(shù)據(jù)，則返回主程序，直到所述進(jìn)數(shù)緩存區(qū)進(jìn)完數(shù)據(jù)為止，芯片內(nèi)部程序分別對高波束回波信號的數(shù)據(jù)、低波束回波信號的數(shù)據(jù)進(jìn)行頻道篩選，剔除氣象雜波、地物雜波、噪聲形成的虛假點(diǎn)跡，篩選出真實(shí)的點(diǎn)跡，再分別對高波束回波信號的數(shù)據(jù)、低波束回波信號的數(shù)據(jù)進(jìn)行距離凝聚，消除回波信號在距離上的延伸，對回波信號進(jìn)行解速度模糊，可以準(zhǔn)確估算出回波信號的速度，再分別對高波束回波信號的數(shù)據(jù)、低波束回波信號的數(shù)據(jù)進(jìn)行方位凝聚，消除回波信號在方位上的延伸，最后將形成的高波束一次點(diǎn)跡數(shù)據(jù)和低波束一次點(diǎn)跡數(shù)據(jù)發(fā)送至第四DSP芯片進(jìn)行點(diǎn)跡融合處理。
[0047]如圖5所示，所述高波束回波信號的數(shù)據(jù)信息、低波束回波信號的數(shù)據(jù)信息分別在第一DSP芯片11、第二DSP芯片12中進(jìn)行點(diǎn)跡凝聚處理后，探測目標(biāo)在距離和方位上只有一個準(zhǔn)確的位置坐標(biāo)。
[0048]如圖3所示，所述第四DSP芯片14接收分別來自第一DSP芯片11、第二DSP芯片12的高波束一次點(diǎn)跡數(shù)據(jù)、低波束一次點(diǎn)跡數(shù)據(jù)，并將高波束一次點(diǎn)跡數(shù)據(jù)、低波束一次點(diǎn)跡數(shù)據(jù)進(jìn)行點(diǎn)跡融合處理;所述第四DSP芯片14的內(nèi)部程序首先初始化第四DSP芯片14內(nèi)部的寄存器以及緩存區(qū)，進(jìn)入主程序后判斷高波束一次點(diǎn)跡數(shù)據(jù)、低波束一次點(diǎn)跡數(shù)據(jù)是否進(jìn)入第四DSP芯片14，進(jìn)入第四DSP芯片14后分別對高波束一次點(diǎn)跡數(shù)據(jù)、低波束一次點(diǎn)跡數(shù)據(jù)進(jìn)行數(shù)據(jù)相關(guān)性處理，然后進(jìn)行點(diǎn)跡融合處理，形成單一點(diǎn)跡數(shù)據(jù)，將單一點(diǎn)跡數(shù)據(jù)發(fā)送至第三DSP芯片13，所述第三DSP芯片13對所述單一點(diǎn)跡數(shù)據(jù)進(jìn)行點(diǎn)跡跟蹤，存儲前3幀單一點(diǎn)跡數(shù)據(jù)，根據(jù)前3幀的單一點(diǎn)跡數(shù)據(jù)預(yù)測出當(dāng)前單一點(diǎn)跡數(shù)據(jù)的點(diǎn)跡參數(shù)，即當(dāng)前模擬單一點(diǎn)跡數(shù)據(jù)，然后將當(dāng)前模擬單一點(diǎn)跡數(shù)據(jù)發(fā)送給第四DSP芯片14，所述第四DSP芯片14對單一點(diǎn)跡數(shù)據(jù)與當(dāng)前模擬單一點(diǎn)跡數(shù)據(jù)再次進(jìn)行點(diǎn)跡融合處理，最終形成的點(diǎn)跡數(shù)據(jù)由外部端口模塊發(fā)送至終端顯示，然后判斷最終形成的點(diǎn)跡數(shù)據(jù)置信度是否最高，若最終形成的點(diǎn)跡數(shù)據(jù)最為真實(shí)，則將最終形成的點(diǎn)跡數(shù)據(jù)發(fā)送至第三DSP芯片13進(jìn)行存儲，否則清空第三DSP芯片13的點(diǎn)跡存儲緩存區(qū)。
【主權(quán)項(xiàng)】
1.一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置，其特征在于:包括信號處理模塊和控制時序模塊(20)，所述信號處理模塊分別通過第一板間鏈路口、第二板間鏈路口接收高、低波束回波信號的數(shù)據(jù)信息，所述信號處理模塊與控制時序模塊(20)之間雙向通信連接，所述信號處理模塊與存儲器模塊之間雙向通信連接，所述控制時序模塊(20)分別與存儲器模塊、外部端口模塊之間雙向通信連接，所述存儲器模塊與外部端口模塊之間雙向通信連接。2.如權(quán)利要求1所述的一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置，其特征在于所述信號處理模塊包括如下組成部分: 第一 DSP芯片(11)，與所述第一板間鏈路口之間雙向通信連接，所述第一 DSP芯片(11)與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第一 DSP芯片(11)分別與第二 DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)之間雙向通信連接； 第二 DSP芯片(I 2 )，與第二板間鏈路口之間雙向通信連接，所述第二DSP芯片(12)與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第二 DSP芯片(12)分別與第三DSP芯片(13)、第四DSP芯片(14)之間雙向通信連接； 第三DSP芯片(13)，與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第三DSP芯片(13)分別與第四DSP芯片(14)、控制時序模塊(20)之間雙向通信連接； 第四DSP芯片(14)，與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述第四DSP芯片(14)與控制時序模塊(20)之間雙向通信連接。3.如權(quán)利要求2所述的一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置，其特征在于所述存儲器模塊包括如下組成部分: 第一雙口 RAM(31)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接，所述第一雙口 RAM(31)還分別與外部端口模塊、控制時序模塊(20)之間雙向通信連接； 第二雙口 RAM(32)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接，所述第二雙口 RAM(32)還分別與外部端口模塊、控制時序模塊(20)之間雙向通信連接； FLASH存儲器(33)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接； SDRAM存儲器(34)，分別與第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)之間通過一根數(shù)據(jù)總線雙向通信連接。4.如權(quán)利要求3所述的一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置，其特征在于:所述外部端口模塊包括第一外部端口(35)和第二外部端口(36)，所述第一外部端口(35)的兩個信號端口分別與第一雙口 RAM(31)、第二雙口 RAM(32)之間雙向通信連接，第一外部端口(35)的兩個信號端口均與控制時序模塊(20)之間雙向通信連接;所述第二外部端口(36)的兩個信號端口均與控制時序模塊(20)之間雙向通信連接。5.如權(quán)利要求3所述的一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置，其特征在于:所述第一 DSP芯片(11)、第二 DSP芯片(12)、第三DSP芯片(13)、第四DSP芯片(14)型號均為美國Analog Devices公司生產(chǎn)的TSl系列芯片。6.如權(quán)利要求1?4任一項(xiàng)所述的一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置，其特征在于:所述控制時序模塊(20)為FPGA。
【專利摘要】本實(shí)用新型屬于一次雷達(dá)領(lǐng)域，特別涉及一種基于DSP和FPGA的雙波束點(diǎn)跡數(shù)據(jù)處理裝置。本實(shí)用新型包括信號處理模塊和控制時序模塊，所述信號處理模塊分別通過第一板間鏈路口和第二板間鏈路口接收高、低波束回波信號的數(shù)據(jù)信息，所述信號處理模塊與控制時序模塊之間雙向通信連接，所述信號處理模塊與存儲器模塊之間通過一根數(shù)據(jù)總線雙向通信連接，所述控制時序模塊分別與存儲器模塊、外部端口模塊之間雙向通信連接，所述存儲器模塊與外部端口模塊之間雙向通信連接。本實(shí)用新型的第一DSP芯片、第二DSP芯片的內(nèi)部軟件的可移植性好，而且具有結(jié)構(gòu)緊湊、穩(wěn)定性高、成本低廉的特點(diǎn)。
【IPC分類】G01S7/41
【公開號】CN205120960
【申請?zhí)枴緾N201520844872
【發(fā)明人】何啟躍, 馬磊, 雷遠(yuǎn)宏
【申請人】安徽四創(chuàng)電子股份有限公司
【公開日】2016年3月30日
【申請日】2015年10月27日