專(zhuān)利名稱(chēng)：基于專(zhuān)用可編程輸入輸出延遲單元的短時(shí)間間隔測(cè)量方法
技術(shù)領(lǐng)域：
本發(fā)明涉及精密的時(shí)間間隔測(cè)量方法，確切地說(shuō)就是基于FPGA(現(xiàn)場(chǎng)可編程門(mén)陣 列)器件的硬件平臺(tái)，實(shí)現(xiàn)的一種高精度時(shí)間間隔測(cè)量方法。
背景技術(shù)：
時(shí)間間隔測(cè)量技術(shù)在科學(xué)實(shí)驗(yàn)研究和工程實(shí)踐中都有著非常廣泛的應(yīng)用。精確的 時(shí)間間隔測(cè)量技術(shù)，尤其是皮秒量級(jí)的測(cè)量技術(shù)更為重要。在工程實(shí)踐中，主要用于時(shí)間 同步技術(shù)、衛(wèi)星導(dǎo)航定位、激光測(cè)距、通信網(wǎng)的同步以及通信中角度調(diào)制信號(hào)解調(diào)。在科學(xué) 實(shí)驗(yàn)方面的應(yīng)用主要體現(xiàn)在高能物理實(shí)驗(yàn)中的應(yīng)用，例如高能物理實(shí)驗(yàn)中的飛行時(shí)間的測(cè) 量。飛行時(shí)間計(jì)數(shù)器的主要作用是測(cè)量帶電粒子的飛行時(shí)間，與主漂移室的測(cè)量信息配合 推算粒子的質(zhì)量，從而實(shí)現(xiàn)帶電粒子的鑒別。另外，在電子測(cè)量領(lǐng)域中，很多高精度的測(cè)試 儀器，如數(shù)字示波器、邏輯分析儀、信號(hào)發(fā)生器、自動(dòng)檢測(cè)設(shè)備和半導(dǎo)體器件測(cè)試，其核心部 分之一就是其中的時(shí)間間隔測(cè)試裝置。時(shí)間間隔測(cè)量的方法很多，從最早的時(shí)間間隔擴(kuò)展法，到現(xiàn)在的插值法、延遲線 法、游標(biāo)法等。按實(shí)現(xiàn)技術(shù)，時(shí)間間隔的測(cè)量方法大致可以分為兩類(lèi)模擬方法與數(shù)字方法。 模擬方法需要模數(shù)轉(zhuǎn)換，如時(shí)間間隔擴(kuò)展法和時(shí)間-幅度轉(zhuǎn)換法；數(shù)字方法都不需要模數(shù) 轉(zhuǎn)換過(guò)程，可以實(shí)現(xiàn)從時(shí)間到數(shù)字的直接轉(zhuǎn)換，如抽頭延遲線法以及差分延遲線法或者稱(chēng) 為游標(biāo)延遲線法。由于傳統(tǒng)的模擬方法很難在集成電路上實(shí)現(xiàn)，隨著半導(dǎo)體技術(shù)的進(jìn)步和 數(shù)字電路技術(shù)的成熟，現(xiàn)在數(shù)字方法越來(lái)越流行。這不僅僅是因?yàn)槟M方法對(duì)環(huán)境溫度十 分敏感，還因?yàn)樗鼈冃枰容^長(zhǎng)的轉(zhuǎn)換時(shí)間，容易受外界擾動(dòng)的影響，難以集成。因此在芯 片上集成的時(shí)間間隔測(cè)量裝置，不管是在FPGA上實(shí)現(xiàn)還是以ASIC(AppliCati0n Specific Integrated Chip)的方式實(shí)現(xiàn)，一般都采用數(shù)字方法。本發(fā)明是采用數(shù)字方法中的游標(biāo)延 遲線法，在FPGA器件上實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于FPGA的高精度短時(shí)間間隔測(cè)量方法。即用于測(cè) 量短時(shí)間間隔開(kāi)始信號(hào)Start和短時(shí)間間隔結(jié)束信號(hào)Stop之間的時(shí)間間隔的方法。時(shí)間間隔的測(cè)量方法很多，但是要想實(shí)現(xiàn)對(duì)時(shí)間間隔的高精度測(cè)量就比較困難 了。本發(fā)明基于FPGA器件提供一種高精度的短時(shí)間間隔測(cè)量方法。本發(fā)明的技術(shù)關(guān)鍵在 于利用FPGA器件內(nèi)部的專(zhuān)用可編程輸入輸出延遲單元(I0DELAY)對(duì)輸入信號(hào)進(jìn)行延遲來(lái) 實(shí)現(xiàn)高精度的時(shí)間間隔測(cè)量。本發(fā)明的優(yōu)點(diǎn)1可以達(dá)到比較高的精度，110皮秒，可以滿足大多數(shù)實(shí)驗(yàn)和應(yīng)用的需要。2結(jié)構(gòu)簡(jiǎn)單，只需要一個(gè)FPGA芯片，節(jié)省了面積和成本。3利用EDA軟件可以方便的對(duì)電路進(jìn)行修改，開(kāi)發(fā)周期短，便于升級(jí)和更新。4性價(jià)比高，由于本發(fā)明采用的是價(jià)格相對(duì)比較低的FPGA器件，而不是價(jià)格昂貴的ASIC器件來(lái)得到比較高的測(cè)量精度，所以相比較而言，性價(jià)比高。


附圖1本發(fā)明中的短時(shí)間間隔測(cè)量電路原理圖附圖2本發(fā)明中的I0DELAY的輸入輸出圖附圖3本發(fā)明中第八級(jí)I0DELAY延遲單元的位置圖附圖4本發(fā)明中的短時(shí)間間隔測(cè)量的時(shí)序圖
具體實(shí)施例方式本發(fā)明提出基于FPGA的高精度的短時(shí)間間隔測(cè)量方法。本發(fā)明采用的測(cè)量方法 是游標(biāo)延遲線法。測(cè)量電路如附圖1所示。其中延遲單元采用的是Virtex系列的FPGA器 件中存在的I0DELAY設(shè)計(jì)單元來(lái)實(shí)現(xiàn)的。Virtex-5系列和Virtex-4系列的FPGA的每個(gè)I/O模塊都包含一個(gè)可編程絕對(duì)延 遲單元，稱(chēng)為“I0DELAY”。它可以連接到IL0GIC、ISERDES&OSERDES模塊，也可以同時(shí)連接 到這兩個(gè)模塊。I0DELAY是有64個(gè)tap的延遲單元，每個(gè)tap可以精準(zhǔn)的延遲78ps。原 因在于I0DELAY由FPGA器件外部的一個(gè)獨(dú)立的高精度參考時(shí)鐘源驅(qū)動(dòng)，不受FPGA芯片本 身的電壓和溫度變化影響。通過(guò)在《Virtex-5數(shù)據(jù)手冊(cè)》中規(guī)定的范圍內(nèi)選擇IDELAYCTRL 參考時(shí)鐘，可以在一定范圍內(nèi)改變tap的延遲分辨率。I0DELAY可用于組合輸入通路、寄存 輸入通路、組合輸出通路或寄存輸出通路，還可以在內(nèi)部資源中直接使用。I0DELAY可用做 IDELAY、ODELAY或組合延遲。(1)當(dāng)用作IDELAY時(shí)，數(shù)據(jù)從IBUF或內(nèi)部資源輸入，然后輸出到ILOGIC/ ISERDES。有三種可用操作模式—零保持延遲模式(IDELAY_TYPE= DEFAULT)這種模式允許向后兼容，以使用 Virtex- IKVirtex- II Pro和Virtex-4器件中的零保持時(shí)間延遲功能的設(shè)計(jì)。在這種模 式下使用時(shí)，不需要例化IDELAYCTRL單元?！潭ㄑ舆t模式(IDELAY_TYPE = FIXED)在這種延遲模式下，配置時(shí)將延遲值 預(yù)設(shè)置成由屬性IDELAY_VABLUE確定的tap值，此值配置后不可更改。在這種模式下使用 時(shí),必須例化IDELAYCTRL單元?！勺冄舆t模式(IDELAY_TYPE = VARIABLE)在這種延遲模式下，可以在配置 后通過(guò)操控控制信號(hào)CE和INC來(lái)改變延遲值。在這種模式下使用時(shí)，必須例化IDELAYCTRL單元。(2)當(dāng)用作ODELAY時(shí)，數(shù)據(jù)從0LIGIC/0SERDES輸入，然后輸出到0BUF。有一種 可用操作模式，即固定輸出延遲模式。在這種延遲模式下，配置時(shí)將延遲值預(yù)設(shè)置成由屬 性0DELAY_VABLUE確定的tap值，此值配置后不可更改。在這種模式下使用時(shí)，必須例化 IDELAYCTRL 單元。(3)當(dāng)用作雙向延遲時(shí)，將IOB配置成雙向模式。I0DELAY交替延遲輸入通路和輸 出通路上的數(shù)據(jù)。有如下兩種可操作模式-固定 IDELAY (IDELAY_TYPE = FIXED)和固定 ODELAY 模式在這種模式下。
IDELAY和ODELAY的值都是在配置時(shí)預(yù)設(shè)置，分別由IDELAY_VABLUE和0DELAY_VABLUE屬性確定，此值配置后不可更改。在這種模式下使用時(shí)，必須例化IDELAYCTRL單元。-可變 IDELAY(IDELAY_TYPE = VARIABLE)和固定 ODELAY模式在這種模式下，
只有IDELAY值可以在配置后通過(guò)操控控制信號(hào)CE和INC來(lái)動(dòng)態(tài)更改。I0DELAY基元中T 引腳的邏輯級(jí)別動(dòng)態(tài)確定模塊是IDELAY模式還是ODELAY模式，在這種模式下使用時(shí)，必須 例化IDELAYCTRL單元。I0DELAY輸入輸出圖如附圖1所示，各個(gè)管腳的功能如下DATA0UT 輸出端口，從輸入管腳的延遲數(shù)據(jù)輸出。IDATAIN 輸入端口，同步的復(fù)輸入端口，從I/O的數(shù)據(jù)輸入，當(dāng)使用IDATAIN時(shí)， DATAIN必須接地，邏輯0。0DATAIN 輸入端口，為輸出路徑提供輸入數(shù)據(jù)，當(dāng)使用0DATAIN時(shí)，DATAIN必須接 地，邏輯0。T 輸入端口，3態(tài)的輸入控制，高電平的時(shí)候用于輸入或者內(nèi)部延遲，低電平時(shí)只 可用于輸出路徑。CE 輸入端口，高有效，使能增加/減少延遲功能。INC 輸入端口，增加/減少抽頭延遲線的數(shù)量。C 輸入端口，時(shí)鐘輸入，只可以在可變延遲模式下連接。RST 輸入端口，高有效位，復(fù)位到IDELAY_VALUE/ODELAY_VALUE的指定抽頭延遲 線數(shù)目，如果沒(méi)有指定數(shù)據(jù)，默認(rèn)為0。IDELAYCTRLIDELAYCTRL是對(duì)tap延遲值的控制模塊。IDELAYCTRL模塊使用一個(gè)固定頻率的 參考時(shí)鐘為tap延遲鏈提供一個(gè)獨(dú)立于工藝，電壓和溫度變化的偏置電壓，所以可以提供 準(zhǔn)確的延遲調(diào)整。如果IDELAY_TYPE屬性設(shè)置為FIXED或VARIABLE，則必須在代碼中例化 IDELAYCTRL模塊。IDELAYCTRL模塊在其區(qū)域內(nèi)連續(xù)標(biāo)定每個(gè)延遲單元(I0DELAY)以減少 隨工藝、電壓和溫度變化的影響，該模塊使用用戶提供的REFCLK標(biāo)定I0DELAY。為了保證數(shù) 據(jù)手冊(cè)中指定的tap延遲值(78ps)，參考時(shí)鐘的頻率必須保證在200MHz。IDELAY_TYPE DEFAULT，F(xiàn)IXED和VARIABLE指定一個(gè)輸入延遲的類(lèi)型，默認(rèn)(剔除 保持時(shí)間)、固定或者可變。IDELAY_VABLUE :0_63，當(dāng)工作在固定延遲模式時(shí)為輸入路徑指定延遲tap值；當(dāng) 工作在可變延遲模式下時(shí)指定初始的延遲tap值。0DELAY_VABLUE :0_63，指定輸出路徑的延遲tap值。當(dāng)IDELAY_VABLUE和0DELAY_VABLUE的延遲tap值都設(shè)置為0時(shí)(默認(rèn)值為0)， 則I0DELAY的延遲時(shí)間約為400ps，該時(shí)間為器件本身固有的延遲時(shí)間。REFCLK_FREQUENCY 190. 00-210. OOMHz,默認(rèn)是 200MHz，當(dāng)與 IDELAYCTRL 聯(lián)合使 用時(shí)，應(yīng)該為器件指定一個(gè)輸入?yún)⒖碱l率。短時(shí)間間隔測(cè)量的電路分析如附圖1所示，其中虛線方框內(nèi)表示的為一級(jí)延遲單元。Start信號(hào)和Stop信號(hào) 輸入到測(cè)量電路后，分別輸入到兩路由I0DELAY組成的延遲鏈中。Start信號(hào)延遲鏈的每一 級(jí)的延遲時(shí)間都為tl，Start信號(hào)延遲鏈的每一級(jí)的延遲時(shí)間都為t2(tl > t2)。因此每 經(jīng)過(guò)一級(jí)延遲單元，兩條延遲鏈的延遲時(shí)間差為tl-t2，即為測(cè)量分辨率。Start信號(hào)每經(jīng)
5過(guò)一級(jí)延遲單元后輸入到D觸發(fā)器的數(shù)據(jù)端，Stop信號(hào)每經(jīng)過(guò)一級(jí)延遲單元后則輸入到D 觸發(fā)器的時(shí)鐘端。檢測(cè)每一級(jí)D觸發(fā)器的輸出端Q的電平，直到檢測(cè)到D觸發(fā)器Q端的輸 出電平為低為止。假設(shè)在第M級(jí)(其中M≤N))第一次檢測(cè)到D觸發(fā)器的輸出為低電平， 則根據(jù)游標(biāo)延遲線法的測(cè)量原理，Start信號(hào)和Stop信號(hào)的時(shí)間差為ΔΤ = MX (tl_t2)。由此可見(jiàn)，兩個(gè)延遲鏈的每一級(jí)延遲單元間的延遲時(shí)間差和各個(gè)延遲單元的延遲 一致性決定了短時(shí)間間隔測(cè)量的精度。本發(fā)明中的延遲單元采用的是Virtex-5系列FPGA 中的I0DELAY單元，每個(gè)tap可以精準(zhǔn)延遲78ps。本發(fā)明中使用的是Xilinx Virtex-5系列FPGA器件。芯片資源中共有兩列垂直排 布的I0DELAY模塊，編號(hào)分別為X0Y0-X0Y239，X2Y0-X2Y239。在芯片內(nèi)部，I0DELAY單元的排 列非常的有規(guī)律，兩個(gè)I0DELAY單元為一組。根據(jù)設(shè)計(jì)需要，在本發(fā)明中我們利用位置約束 將一組中的兩個(gè)I0DELAY分別作為上下鏈的I0DELAY延遲單元，即將兩個(gè)延遲鏈的I0DELAY 單元間隔排布。附圖3為第八級(jí)I0DELAY延遲單元的位置圖，由圖可見(jiàn)I0DELAY單元位于 相應(yīng)的一組ILOGIC和OLOGIC之間。其中I0DELAY_D8代表Start鏈的第八級(jí)I0DELAY延 遲單元，I0DELAY_CLK8代表Stop鏈的第八級(jí)I0DELAY延遲單元。本發(fā)明中設(shè)置Start信號(hào)延遲鏈的延遲tap值為1，Stop信號(hào)延遲鏈的延遲tap 值為0。則Start信號(hào)延遲鏈的延遲時(shí)間為I0DELAY固有的器件延遲時(shí)間加上1個(gè)tap的 延遲時(shí)間(78ps)，Stop信號(hào)延遲鏈的延遲時(shí)間僅為I0DELAY固有的器件延遲時(shí)間。其中 I0DELAY的固有延遲時(shí)間(約400ps)是兩個(gè)信號(hào)延遲鏈都有的。根據(jù)游標(biāo)延遲線法的測(cè)量 原理得知，這一部分延遲可以相互抵消，所以兩個(gè)延遲鏈的延遲時(shí)間差，即tl-t2為78ps。附圖4所示為本發(fā)明中短時(shí)間間隔測(cè)量的時(shí)序圖。Start和Stop分別為兩個(gè)輸
入信號(hào)，Start [1]，Start [2], Start [3]......Start [m]分別為 Start 信號(hào)經(jīng)過(guò)一級(jí)，二
級(jí)......M級(jí)延遲單元后的輸出。同理，Stop [1]，Stop [2]，Stop [3]......Stop[m]分別為
Stop信號(hào)經(jīng)過(guò)一級(jí)，二級(jí)......M級(jí)延遲單元后的輸出。Q1, Q2, Q3......Qffl分別為第一級(jí)，
二級(jí)......M級(jí)D觸發(fā)器的Q端輸出。如附圖4所示，經(jīng)過(guò)M級(jí)的延遲后，Start信號(hào)Stop
信號(hào)的上升沿重合，第M級(jí)D觸發(fā)器的Q輸出端檢測(cè)到低電平(其中M < N)。根據(jù)上述測(cè) 量方法，則可計(jì)算出兩個(gè)信號(hào)的時(shí)間差為AT = MX78(ps)。因此本發(fā)明的理論時(shí)間間隔測(cè)量分辨率為78ps，但在實(shí)際測(cè)量中，由于受到FPGA 內(nèi)部信號(hào)的布線影響等原因，測(cè)得的實(shí)際分辨率為IOOps左右。不過(guò)由于I0DELAY不受溫 度、工藝和電壓等外界因素的影響，所以測(cè)量的分辨率非常穩(wěn)定。
權(quán)利要求
一種基于FPGA的短時(shí)間間隔測(cè)量方法，在Xilinx FPGA器件中實(shí)現(xiàn)，其特征在于，一種短時(shí)間間隔測(cè)量電路，包括N個(gè)D觸發(fā)器、兩條IODELAY延遲鏈，短時(shí)間間隔開(kāi)始信號(hào)Start和短時(shí)間間隔結(jié)束信號(hào)Stop；所述的兩條IODELAY延遲鏈分別為Start信號(hào)延遲鏈和Stop信號(hào)延遲鏈，分別由N個(gè)IODELAY單元級(jí)聯(lián)構(gòu)成；所述的N個(gè)D觸發(fā)器的數(shù)據(jù)輸入端分別連接到所述Start延遲鏈的相應(yīng)級(jí)IODELAY的輸出端和下一級(jí)IODELAY輸入端之間；所述的N個(gè)D觸發(fā)器的時(shí)鐘輸入端分別連接到所述Stop延遲鏈的相應(yīng)級(jí)IODELAY的輸出端和下一級(jí)IODELAY輸入端之間；所述的N個(gè)D觸發(fā)器的輸出端用來(lái)檢測(cè)Start信號(hào)和Stop信號(hào)的上升沿是否重合；所述的短時(shí)間間隔開(kāi)始信號(hào)Start連接到所述Start延遲鏈的第一個(gè)IODELAY的輸入端；所述的短時(shí)間間隔結(jié)束信號(hào)Stop連接到所述Stop延遲鏈的第一個(gè)IODELAY的輸入端；所述的Start延遲鏈的每一級(jí)延遲單元的延遲時(shí)間為t1，Stop延遲鏈的每一級(jí)延遲單元的延遲時(shí)間為t2，t1 t2的值即為測(cè)量分辨率；所述的短時(shí)間間隔測(cè)量電路，經(jīng)過(guò)M級(jí)的延遲后，Start信號(hào)的上升沿和Stop信號(hào)的上升沿重合，第M級(jí)D觸發(fā)器的Q輸出端檢測(cè)到低電平(其中M≤N)，根據(jù)上述測(cè)量方法，則能計(jì)算出兩個(gè)信號(hào)的時(shí)間差為ΔT＝M×(t1 t2)。
2.如權(quán)利要求1所述的一種基于FPGA的短時(shí)間間隔測(cè)量方法，其特征在于利用FPGA 內(nèi)部的專(zhuān)用可編程輸入輸出延遲單元(I0DELAY)構(gòu)造兩條不同的延遲鏈。
3.如權(quán)利要求1所述的一種基于FPGA的短時(shí)間間隔測(cè)量方法，其特征在于所述的兩 條I0DELAY延遲鏈?zhǔn)峭ㄟ^(guò)調(diào)用I0DELAY原語(yǔ)將FPGA中的I0DELAY單元級(jí)聯(lián)成兩條時(shí)間延 遲鏈來(lái)實(shí)現(xiàn)的。
4.如權(quán)利要求1所述的一種基于FPGA的短時(shí)間間隔測(cè)量方法，其特征在于通過(guò)位置約 束將所述的N個(gè)D觸發(fā)器約束到一列SLICE中。
5.如權(quán)利要求1所述的一種基于FPGA的短時(shí)間間隔測(cè)量方法，其特征在于通過(guò)位置約 束將所述的兩條I0DELAY延遲鏈的I0DELAY單元間隔排列。
全文摘要
本發(fā)明公開(kāi)了一種短時(shí)間間隔測(cè)量電路，在Xilinx FPGA器件中實(shí)現(xiàn)，包括N(例如N＝100)個(gè)D觸發(fā)器，兩條由專(zhuān)用可編程輸入輸出延遲單元(IODELAY)構(gòu)成的延遲鏈，短時(shí)間間隔開(kāi)始信號(hào)Start和短時(shí)間間隔結(jié)束信號(hào)Stop。本發(fā)明還提供了一種短時(shí)間間隔測(cè)量方法，包括調(diào)節(jié)短時(shí)間間隔測(cè)量電路中兩條IODELAY延遲鏈的延遲tap值，使兩條延遲鏈的各級(jí)延遲單元具有均勻的延遲，同時(shí)使得兩條延遲鏈的每一級(jí)延遲單元都具有穩(wěn)定的延遲差。因?yàn)楸景l(fā)明中采用的是IODELAY延遲鏈結(jié)構(gòu)，可以實(shí)現(xiàn)更高精度的時(shí)間間隔測(cè)量；結(jié)構(gòu)簡(jiǎn)單，節(jié)省成本；開(kāi)發(fā)周期短，便于升級(jí)和更新。
文檔編號(hào)G04F10/00GK101976036SQ201010243499
公開(kāi)日2011年2月16日 申請(qǐng)日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者劉杰, 姚秦, 張敏, 曾憲雄, 王儉, 王海, 范慧娟 申請(qǐng)人:西安電子科技大學(xué)