專利名稱：高精度irig-b碼對(duì)時(shí)解碼板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高精度IRIG-B碼對(duì)時(shí)解碼板。
背景技術(shù)：
隨著用電設(shè)備和用電量的逐年增多，人們對(duì)電力系統(tǒng)的自動(dòng)化和安全運(yùn)行的要求越來(lái)越高，而電力系統(tǒng)的自動(dòng)化和 安全運(yùn)行的一個(gè)要素就是電網(wǎng)時(shí)間的精確和統(tǒng)一。近年來(lái)，隨著微機(jī)自動(dòng)化裝置的普及，更加迫切的要求電網(wǎng)運(yùn)行實(shí)現(xiàn)時(shí)間統(tǒng)一。全球定位系統(tǒng)具有高精度的對(duì)時(shí)功能，在電力系統(tǒng)得到廣泛使用。國(guó)家電網(wǎng)公司發(fā)布的《關(guān)于加強(qiáng)電力二次系統(tǒng)時(shí)鐘管理的通知》中就明確要求采用IRIG-B(Inter Range Instrumentation Group,美國(guó)靶場(chǎng)儀器組)標(biāo)準(zhǔn)碼逐步實(shí)現(xiàn)GPS裝置和相關(guān)系統(tǒng)或設(shè)備的對(duì)時(shí)。傳統(tǒng)的IRIG-B碼對(duì)時(shí)模塊的設(shè)計(jì)架構(gòu)是基于CPLD+MCU，硬件設(shè)計(jì)比較復(fù)雜，但是本文開(kāi)發(fā)的裝置采用了單一的高性能的大規(guī)?？删幊涕T陣列(FPGA)架構(gòu)，其硬件設(shè)計(jì)簡(jiǎn)單可靠，而該模塊的關(guān)鍵點(diǎn)主要集中在對(duì)時(shí)信息的解碼。在變電站自動(dòng)化設(shè)計(jì)中采用本文提出的改進(jìn)方案可以簡(jiǎn)化IRIG-B碼對(duì)時(shí)電路設(shè)計(jì)，提高對(duì)時(shí)的準(zhǔn)確性及可靠性，彌補(bǔ)傳統(tǒng)對(duì)時(shí)的缺陷，通過(guò)修改程序可實(shí)現(xiàn)功能復(fù)用，有效的避免了功能單一，無(wú)法在線調(diào)試升級(jí)等等問(wèn)題。本人通過(guò)查閱大量IRIG-B碼的相關(guān)資料，利用示波器分析波形，完成對(duì)時(shí)模塊的設(shè)計(jì)與制作，通過(guò)現(xiàn)場(chǎng)測(cè)試應(yīng)用，獲得了比較滿意的使用效果。傳統(tǒng)的對(duì)時(shí)方法是使用低端CPU進(jìn)行簡(jiǎn)單的對(duì)時(shí)處理，采用對(duì)時(shí)脈沖加串口的方式，即在發(fā)對(duì)時(shí)脈沖的同時(shí)通過(guò)串口網(wǎng)絡(luò)發(fā)對(duì)時(shí)指令。但傳統(tǒng)方法存在很多不足一是過(guò)多的占用智能設(shè)備的資源，二是串口網(wǎng)絡(luò)對(duì)時(shí)存在延時(shí)，可能出現(xiàn)一秒的誤差，三是功能極為單一，四，性能非常不穩(wěn)定，不適合變電站現(xiàn)場(chǎng)的惡劣環(huán)境。

發(fā)明內(nèi)容
本發(fā)明是為避免上述已有技術(shù)中存在的不足之處，提供一種高精度IRIG-B碼對(duì)時(shí)解碼板，以實(shí)現(xiàn)IRIG-B碼信號(hào)的快速分析和計(jì)算并提高數(shù)據(jù)安全性。本發(fā)明為解決技術(shù)問(wèn)題采用以下技術(shù)方案。高精度IRIG-B碼對(duì)時(shí)解碼板，采用6層印制電路板，其結(jié)構(gòu)特點(diǎn)是，包括FPGA、E2PR0M、RAM、晶振、JATG 和 RESET ；所述FPGA，其觸發(fā)管腳設(shè)置為上升和下降沿觸發(fā)中斷，用于對(duì)接收到的IRIG-B碼編碼信號(hào)進(jìn)行高速分析解碼，并將解碼的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)至RAM并處理運(yùn)算；所述E2PR0M，用于存儲(chǔ)對(duì)IRIG-B碼編碼進(jìn)行對(duì)時(shí)分析解碼的程序；所述RAM，用于存儲(chǔ)所述FPGA解碼的實(shí)時(shí)數(shù)據(jù)運(yùn)算；所述晶振，用于產(chǎn)生FPGA所需要的高精度時(shí)鐘脈沖信號(hào)；所述JTAG，用于在線下載程序，不需要在生產(chǎn)時(shí)對(duì)芯片進(jìn)行燒寫然后再進(jìn)行焊接；所述RESET，用于解碼板的重啟和復(fù)位。
本發(fā)明的高精度IRIG-B碼對(duì)時(shí)解碼板的結(jié)構(gòu)特點(diǎn)也在于所述的高精度IRIG-B碼對(duì)時(shí)解碼板還包括信號(hào)輸入模塊和數(shù)據(jù)通信模塊；所述信號(hào) 輸入模塊包括B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路、A/D轉(zhuǎn)換模塊與A/D控制回路、GPIO輸入電路；所述B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路用于預(yù)處理B碼的異常信號(hào)并將異常信號(hào)轉(zhuǎn)換為正常信號(hào)，然后將正常信號(hào)送給FPGA處理；A/D轉(zhuǎn)換模塊與A/D控制回路用于采集12路16bit模擬數(shù)據(jù)；GPI0輸入電路用于處理開(kāi)關(guān)量輸入信號(hào);所述數(shù)據(jù)通信模塊包括RS232軟對(duì)時(shí)信號(hào)接口和IPPS硬對(duì)時(shí)信號(hào)接口，用于將FPGA解碼出B碼信號(hào)并實(shí)時(shí)發(fā)送出去。所述數(shù)據(jù)通信模塊還包括LVDS接口、SPI接口、TTL接口和GPIO接口。與已有技術(shù)相比，本發(fā)明有益效果體現(xiàn)在I)本發(fā)明中采用了高速FPGA (FieId-ProgrammabIe GateArray,即現(xiàn)場(chǎng)可編程門陣列)，充分利用了 FPGA的超強(qiáng)并行計(jì)算的能力，可實(shí)現(xiàn)IRIG-B碼信號(hào)的快速分析和計(jì)算，并有用戶的參數(shù)存儲(chǔ)，數(shù)據(jù)安全性高；2)本發(fā)明采用基于FPGA+ADC+GPI0架構(gòu)，可在不動(dòng)硬件的情況下實(shí)現(xiàn)功能擴(kuò)展和復(fù)用，不需要重新設(shè)計(jì)或修改PCB電路板；3)本發(fā)明利用IRIG-B碼快速解碼技術(shù)，實(shí)時(shí)分析處理B碼數(shù)據(jù)，準(zhǔn)確分析出實(shí)時(shí)時(shí)間，計(jì)算速度快，精度高(小于40納秒)；4)本發(fā)明的外觀尺寸小(40. 9mmX65. 7mm),易于級(jí)聯(lián)和擴(kuò)展；5)本發(fā)明采用的GPIO為多功能復(fù)用IO 口，還有RS232，SPI，LVDS等等通訊功能接口，比如在特定時(shí)間通過(guò)GPIO或通訊口控制別的裝置，或與其它裝置一起智能聯(lián)動(dòng)等等，使用極靈活、方便；6)本發(fā)明可用于電力系統(tǒng)中的多個(gè)領(lǐng)域，例如繼電保護(hù)裝置，電力系統(tǒng)故障錄波器，電力系統(tǒng)故障事件記錄儀等，需要同步高速數(shù)據(jù)采集和快速實(shí)時(shí)處理的場(chǎng)合。該B碼對(duì)時(shí)模塊已應(yīng)用在故障信息子站等多種智能變電站需要對(duì)時(shí)的裝置中，應(yīng)用前景非常廣泛；7)在不動(dòng)硬件的情況下可輕松實(shí)現(xiàn)功能復(fù)用，有效的避免了功能單一，無(wú)法在線調(diào)試升級(jí)等等問(wèn)題。8)因?yàn)轶w積很小，采用六層印制電路板，第一、三、四、六層為信號(hào)層，第二層為GND，第四層為VCC層。本發(fā)明的高精度IRIG-B碼對(duì)時(shí)解碼板，時(shí)間誤差小于40納秒，功能非常強(qiáng)大，體積很小，采集高速FPGA進(jìn)行解碼高速有效，具有可實(shí)現(xiàn)IRIG-B碼信號(hào)的快速分析和計(jì)算并提聞數(shù)據(jù)安全性、外形尺寸小和精度聞等優(yōu)點(diǎn)。


圖I為本發(fā)明的高精度IRIG-B碼對(duì)時(shí)解碼板的結(jié)構(gòu)框圖。圖2為本發(fā)明的高精度IRIG-B碼對(duì)時(shí)解碼板的核心模塊示意圖。圖3為本發(fā)明中通信中三種基本碼元示意圖。圖4為本發(fā)明的實(shí)施例中輸入的IRIG-B碼波形和IPPS硬對(duì)時(shí)秒脈沖輸出波形。圖5為本發(fā)明中的中斷程序的軟件流程示意圖。以下通過(guò)具體實(shí)施方式
，并結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明。
具體實(shí)施例方式參見(jiàn)圖1，高精度IRIG-B碼對(duì)時(shí)解碼板，采用6層印制電路板，包括FPGA、E2PR0M、RAM、晶振、JATG和RESET ;所述FPGA，其觸發(fā)管腳設(shè)置為上升和下降沿觸發(fā)中斷，用于對(duì)接收到的IRIG-B碼編碼信號(hào)進(jìn)行高速分析解碼，并將解碼的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)至RAM并處理運(yùn)算；所述E2PR0M，用于存儲(chǔ)對(duì)IRIG-B碼編碼進(jìn)行對(duì)時(shí)分析解碼的程序；所述RAM，用于存儲(chǔ)所述FPGA解碼的實(shí)時(shí)數(shù)據(jù)運(yùn)算；所述晶振，用于產(chǎn)生FPGA所需要的高精度時(shí)鐘脈沖信號(hào)；所述JTAG，用于在線下載程序，不需要在生產(chǎn)時(shí)對(duì)芯片進(jìn)行燒寫然后再進(jìn)行焊接。所述RESET，用于解碼板的重啟和復(fù)位。所述的高精度IRIG-B碼對(duì)時(shí)解碼板還包括信號(hào)輸入模塊和數(shù)據(jù)通信模塊；所述信號(hào)輸入模塊包括B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路、A/D轉(zhuǎn)換模塊與A/D控制回路、GPIO輸入電路；所述B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路用于預(yù)處理B碼的異常信號(hào)并將異常信號(hào)轉(zhuǎn)換為正常信號(hào)，然后將正常信號(hào)送給FPGA處理；A/D轉(zhuǎn)換模塊與A/D控制回路用于采集12路16bit模擬數(shù)據(jù)；GPI0輸入電路用于處理開(kāi)關(guān)量輸入信號(hào)；所述數(shù)據(jù)通信模塊包括RS232軟對(duì)時(shí)信號(hào)接口和IPPS硬對(duì)時(shí)信號(hào)接口，用于將FPGA解碼出B碼信號(hào)并實(shí)時(shí)發(fā)送出去。
所述數(shù)據(jù)通信模塊還包括LVDS接口、SPI接口、TTL接口和GPIO接口。LVDS即 Low-Voltage Differential Signaling 低壓差分信號(hào)，SPI 即 Serial PeripheralInterface串行外圍設(shè)備接口，TTL即TTL邏輯電平信號(hào)通訊，GPIO即General PurposeInput Output通用輸入/輸出接口，以上均可根據(jù)需要對(duì)外界進(jìn)行通訊或級(jí)聯(lián)。如圖I所示，本發(fā)明的高精度IRIG-B碼對(duì)時(shí)解碼板由I信號(hào)輸入模塊、數(shù)字模擬信號(hào)處理模塊、數(shù)據(jù)通信模塊三大部分組成。信號(hào)輸入模塊包括B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路、A/D轉(zhuǎn)換模塊與A/D控制回路、GPIO輸入電路，其中B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路預(yù)處理B碼一些異常信號(hào)，將正常信號(hào)送給FPGA處理；A/D轉(zhuǎn)換模塊與A/D控制回路可采集12路16bit模擬數(shù)據(jù)，用于功能擴(kuò)展使用，不需要時(shí)可以不焊接，并不影響解碼功能；GPI0輸入電路可處理一些開(kāi)關(guān)量輸入信號(hào)，也用于功能擴(kuò)展使用。數(shù)字模擬信號(hào)處理模塊包括FPGA，E2PR0M、RAM、晶振、JTAG, RESET ；FPGA采用的是BGA封裝，它由于此FPGA的強(qiáng)大性能可以輕松實(shí)現(xiàn)B碼對(duì)時(shí)分析，它所產(chǎn)生的IPPS精度很高(小于40納秒)；E2PR0M用來(lái)存貯用戶數(shù)據(jù)和一些參數(shù)用，可掉電保存。晶振是25M高精度專業(yè)晶振，JTAG用于在線升級(jí)程序用。數(shù)據(jù)通信模塊包括RS232軟對(duì)時(shí)信號(hào)，IPPS硬對(duì)時(shí)信號(hào)，和LVDS、SPI、TTL、GPIO輸出備用通訊模塊；RS232軟對(duì)時(shí)信號(hào)，IPPS硬對(duì)時(shí)信號(hào)主要用于FPGA解碼出B碼信號(hào)并實(shí)時(shí)發(fā)送出去，備用通訊模塊作功能擴(kuò)展或級(jí)聯(lián)時(shí)使用。高精度IRIG-B碼對(duì)時(shí)解碼板的功能、工作過(guò)程及原理為(參見(jiàn)圖2和圖5)I.輸入原始IRIG-B碼電平信號(hào)，經(jīng)過(guò)防雷電路，過(guò)濾并卸去雷擊瞬間高電壓，防止竄入核心模塊；2.濾瞬間高電壓的電平信號(hào)再經(jīng)過(guò)光隔電路，濾除雜波信號(hào)，從硬件電路上攔截非正常電平信號(hào)；3.正常電平信號(hào)直接到FPGA管腳，它先預(yù)處理是否有無(wú)效數(shù)據(jù)，如長(zhǎng)時(shí)間是無(wú)效數(shù)據(jù)可報(bào)警并提示失星；4.處理采集來(lái)的有效IRIG-B碼數(shù)據(jù)，在對(duì)時(shí)模塊設(shè)計(jì)中，把FPGA相對(duì)應(yīng)的管腳設(shè)計(jì)成上升和下降沿觸發(fā)中斷，同時(shí)啟動(dòng)FPGA內(nèi)部16位計(jì)數(shù)器，設(shè)置為100微秒自加一次。分別在上升沿和下降沿觸發(fā)中斷時(shí)讀出16位計(jì)數(shù)器的值，兩者之差既是脈沖寬度。IRIG碼共有四種并行二制度時(shí)間碼格式和六種串行二制度時(shí)間碼格式，其中最常用的是IRIG-B碼格式。其中以 一秒一次的的頻率發(fā)送包括日、時(shí)、分、秒等在內(nèi)的時(shí)間信息，IRIG-B碼信號(hào)是每秒一幀的時(shí)間串碼，其基本的碼元是“0”、“1”、“P”(參見(jiàn)圖3)，每個(gè)碼元占用10毫秒的時(shí)間，一幀串碼含100個(gè)碼元。碼元對(duì)應(yīng)的脈沖寬度為2毫秒、5毫秒。5.然后通過(guò)FPGA分析出O碼，I碼和P碼，然后再依次翻譯出秒、分、時(shí)、日信號(hào)信息，實(shí)時(shí)通過(guò)FPGA運(yùn)算解出時(shí)鐘數(shù)據(jù)。并通過(guò)TTL電平把軟對(duì)時(shí)信號(hào)發(fā)送出去，同時(shí)還要解出IPPS硬對(duì)時(shí)信號(hào)。參見(jiàn)圖4，上面波形為輸入B碼，下面波形為輸出的硬對(duì)時(shí)秒脈沖信號(hào);6.由于電力系統(tǒng)自動(dòng)化設(shè)備在強(qiáng)電磁環(huán)境中連續(xù)工作，所以受到的干擾比較嚴(yán)重。因此，除了在硬件上采取光電隔離和防雷等措施外，在軟件上也增加了如下判別條件(I)如果檢查出的碼元不是“0”、“1”、“Ρ”，則認(rèn)為裝置受到干擾，前面所有識(shí)別的數(shù)據(jù)無(wú)效，等待下次數(shù)據(jù)的提取。(2)當(dāng)?shù)谝淮螌?duì)時(shí)后，內(nèi)部時(shí)鐘得到更改，再次出現(xiàn)兩個(gè)P碼元時(shí)，由內(nèi)部時(shí)鐘進(jìn)行檢測(cè)，誤差應(yīng)該在可接受的時(shí)間內(nèi)，否則認(rèn)為對(duì)時(shí)出錯(cuò)，等待下次對(duì)時(shí)。中斷程序的軟件流程如圖四所示。8.如果長(zhǎng)時(shí)間失星，軟對(duì)時(shí)信號(hào)將輸出報(bào)警信號(hào)，如果解碼成功，在軟對(duì)時(shí)接口輸出當(dāng)前時(shí)間，并實(shí)時(shí)輸出硬對(duì)時(shí)IPPS信號(hào)。9.功能擴(kuò)展a.如果需要AD采集模擬信號(hào)的，可在模擬接口輸入調(diào)理過(guò)模擬電壓量，并通過(guò)FPGA換算成實(shí)際電壓值，如果是電流信號(hào)可通過(guò)加精密采樣電阻也通過(guò)FPGA實(shí)時(shí)換算來(lái)實(shí)現(xiàn)間接采集電流值，不影響主要解碼功能。b. GPIO輸入輸出可輕松實(shí)現(xiàn)開(kāi)入開(kāi)出量的采集與控制。.LVDS、SPI、TTL通訊接口為可選功能。
權(quán)利要求
1.高精度IRIG-B碼對(duì)時(shí)解碼板，采用6層印制電路板，其特征是，包括FPGA、E2PR0M、RAM、晶振、JATG 和 RESET ； 所述FPGA，其觸發(fā)管腳設(shè)置為上升和下降沿觸發(fā)中斷，用于對(duì)接收到的IRIG-B碼編碼信號(hào)進(jìn)行高速分析解碼，并將解碼的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)至RAM并處理運(yùn)算； 所述E2PR0M，用于存儲(chǔ)對(duì)IRIG-B碼編碼進(jìn)行對(duì)時(shí)分析解碼的程序； 所述RAM，用于存儲(chǔ)所述FPGA解碼的實(shí)時(shí)數(shù)據(jù)運(yùn)算。
所述晶振，用于產(chǎn)生FPGA所需要的高精度時(shí)鐘脈沖信號(hào)； 所述JTAG，用于在線下載程序，不需要在生產(chǎn)時(shí)對(duì)芯片進(jìn)行燒寫然后再進(jìn)行焊接； 所述RESET，用于解碼板的重啟和復(fù)位。
2.根據(jù)權(quán)利要求I所述的高精度IRIG-B碼對(duì)時(shí)解碼板，其特征是，還包括信號(hào)輸入模塊和數(shù)據(jù)通信模塊； 所述信號(hào)輸入模塊包括B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路、A/D轉(zhuǎn)換模塊與A/D控制回路、GPIO輸入電路等電路；所述B碼信號(hào)防雷電路、光隔電路、B碼信號(hào)調(diào)理電路用于預(yù)處理B碼的異常信號(hào)并將異常信號(hào)轉(zhuǎn)換為正常信號(hào)，然后將正常信號(hào)送給FPGA處理；A/D轉(zhuǎn)換模塊與A/D控制回路用于采集12路16bit模擬數(shù)據(jù)；GPI0輸入電路用于處理開(kāi)關(guān)量輸入信號(hào)； 所述數(shù)據(jù)通信模塊包括RS232軟對(duì)時(shí)信號(hào)接口和IPPS硬對(duì)時(shí)信號(hào)接口，用于將FPGA解碼出B碼信號(hào)并實(shí)時(shí)發(fā)送出去。
3.根據(jù)權(quán)利要求I和2所述的高精度IRIG-B碼對(duì)時(shí)解碼板，其特征是，所述數(shù)據(jù)通信模塊還包括LVDS接口、SPI接口、TTL接口和GPIO接口。
全文摘要
本發(fā)明公開(kāi)了一種高精度IRIG-B碼對(duì)時(shí)解碼板，包括FPGA、E2PROM、RAM、晶振、JATG和RESET；FPGA，其觸發(fā)管腳設(shè)置為上升和下降沿觸發(fā)中斷，用于對(duì)接收到的IRIG-B碼編碼信號(hào)進(jìn)行高速分析解碼，并將解碼的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)至RAM并處理運(yùn)算；E2PROM，用于存儲(chǔ)對(duì)IRIG-B碼編碼進(jìn)行對(duì)時(shí)分析解碼的程序；RAM，用于存儲(chǔ)FPGA解碼的實(shí)時(shí)數(shù)據(jù)運(yùn)算；晶振，用于產(chǎn)生FPGA所需要的高精度時(shí)鐘脈沖信號(hào)；JTAG，用于在線下載程序，不需要在生產(chǎn)時(shí)對(duì)芯片進(jìn)行燒寫然后再進(jìn)行焊接；RESET，用于解碼板的重啟和復(fù)位。本發(fā)明的高精度IRIG-B碼對(duì)時(shí)解碼板，具有可實(shí)現(xiàn)IRIG-B碼信號(hào)的快速分析和計(jì)算并提高數(shù)據(jù)安全性、外形尺寸小和精度高等優(yōu)點(diǎn)。
文檔編號(hào)G04G7/00GK102624391SQ20121010036
公開(kāi)日2012年8月1日 申請(qǐng)日期2012年4月8日 優(yōu)先權(quán)日2012年4月8日
發(fā)明者何鳴, 吳旻, 王成進(jìn), 王皓 申請(qǐng)人:安徽繼遠(yuǎn)電網(wǎng)技術(shù)有限責(zé)任公司