專利名稱：應用于閂鎖測試的電流源裝置的制作方法
技術(shù)領域：
本發(fā)明是有關于一種電流源裝置，特別有關于一種應用于集成電路閂鎖測試的電流源裝置，其電流上升及下降時間(rise time及falltime)可被調(diào)整于測試規(guī)格內(nèi)，不受測試件的影響。
在集成電路產(chǎn)品中，閂鎖(latch-up)特性是產(chǎn)品可靠度中一項十分重要的因素，因而許多集成電路產(chǎn)品在出廠前均會執(zhí)行閂鎖測試。EIA/JEDEC標準則是較常引用的閂鎖測試標準。在EIA/JESD78，ICLatch-UP Test中，規(guī)定了執(zhí)行閂鎖測試所需的觸發(fā)源(trigger source)必備的規(guī)格。


圖1是依據(jù)EIA/JESD78的測試方法進行閂鎖測試時的電路連接示意圖。圖1中以一集成電路10做為測試件。集成電路10具有十個接腳PIN1~10，以及供應電壓端Vsupply與接地端GND。為了舉例說明，此處以進行接腳PIN1的測試為例進行說明。電壓供應器11連接于供應電壓端Vsupply與接地端GND之間，能夠在進行閂鎖測試時提供所需的Vsupply的波形。觸發(fā)源13則是連接于接腳PIN1與接地端GND之間，能夠在進行閂鎖測試時提供所需的觸發(fā)電流(trigger current)Itrig。
另外，圖2A及2B是依據(jù)EIA/JESD78的測試方法進行閂鎖測試時Itrig的波形。如圖2A所示，在使用正觸發(fā)電流進行閂鎖測試時，Itrig必需從工作電流的最大值MaxInorm躍升至MaxInorm+100mA或1.5倍的MaxInorm，其上升時間為tr(電流從差值的10％上升至90％所需的時間)。同時，亦產(chǎn)生一尖峰(over-shoot)TOS。接著，Itrig保持在水平一段時間后再回到MaxInorm，其下降時間為tf(電流從差值的90％下降至10％所需的時間)。再如圖2B所示，在使用負觸發(fā)電流進行閂鎖測試時，Itrig必需從工作電流的最小值MinxInorm下降至-100mA或-0.5倍的MinInorm，其下降時間為tr(電流從差值的10％下降至90％所需的時間)。同時，亦產(chǎn)生一尖峰(over-shoot)TOS。接著，Itrig保持在水平一段時間后再回到MinInorm，其上升時間為tf(電流從差值的90％上升至10％所需的時間)。
然而，由于一般傳統(tǒng)的電流源，如HP 6177C、6181C及6186C等等所提供的電流上升與下降時間會隨著負載阻抗的不同而變化，且多數(shù)并沒有提供調(diào)整電流上升與下降時間的功能。所以，若以傳統(tǒng)的電流源做為閂鎖測試中的觸發(fā)源時，可能因負載的原因使電流上升與下降時間不符測試要求，導致測試結(jié)果錯誤。
本發(fā)明的目的在于提供一種應用于閂鎖測試的電流源裝置，該裝置使觸發(fā)源的電流上升及下降時間不受測試件阻抗的影響。本發(fā)明的一種應用于閂鎖測試的電流源裝置，包括一負載及一反饋裝置。其中，負載的一端連接一輸出端，另一端則連接一設定電壓而產(chǎn)生一流經(jīng)負載并經(jīng)由輸出端輸出的觸發(fā)電流，且觸發(fā)電流在多個取樣時間點上分別具有一相對的期望電流。反饋裝置在每一取樣時間點上讀取觸發(fā)電流，當觸發(fā)電流不同于相對的期望電流時調(diào)整設定電壓，設定電壓的調(diào)整量等于相對的期望電流減去讀取的觸發(fā)電流所得到的電流在負載兩端產(chǎn)生的電壓差。
另外，本發(fā)明亦提供一種應用于閂鎖測試的電流源裝置，包括一負載、一讀取單元、一控制單元及一電壓設定單元。負載的一端連接一輸出端，另一端則連接一設定電壓而產(chǎn)生一流經(jīng)該負載并經(jīng)由輸出端輸出的觸發(fā)電流。其中，觸發(fā)電流在多個取樣時間點上分別具有一相對的期望電流。讀取單元連接至輸出端，在每一取樣時間點上讀取觸發(fā)電流。控制單元連接至讀取單元，依據(jù)讀取的觸發(fā)電流計算設定電壓的調(diào)整量而輸出一控制信號。其中，設定電壓的調(diào)整量等于相對的期望電流減去讀取的觸發(fā)電流所得到的電流在負載兩端產(chǎn)生的電壓差。電壓設定單元的一端連接至控制單元，依據(jù)控制信號產(chǎn)生調(diào)整后的設定電壓，另一端則連接至負載以輸出調(diào)整后的設定電壓。
因此，本發(fā)明是藉由一反饋裝置，能夠在取樣時間點上讀取觸發(fā)電流，并依其值調(diào)整設定電壓，使觸發(fā)電流不斷朝期望值的方向修正，因而能不受測試件的阻抗影響，自動調(diào)整電流上升或下降時間，適于做為閂鎖測試的觸發(fā)源。
為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下。
圖1是依據(jù)EIA/JESD78的測試方法進行閂鎖測試時的電路連接示意圖；圖2A及2B顯示了依據(jù)EIA/JESD78的測試方法進行閂鎖測試時Itrig的波形；圖3是本發(fā)明一實施例的電流源裝置方塊圖；圖4是本發(fā)明另一實施例的電流源裝置方塊圖。
符號說明10~測試件(集成電路)；11~電壓供應器；13~觸發(fā)源；PIN1-PIN10~接腳；31~反饋裝置；311~讀取單元；312~電壓設定單元；DC~數(shù)字控制器；OP1、OP2~運算放大器；P1、N1~晶體管；A/D~模擬/數(shù)字轉(zhuǎn)換器；D/A~數(shù)字/模擬轉(zhuǎn)換器；圖3是本發(fā)明的電流源裝置3的方塊圖。電流源裝置3輸出一觸發(fā)電流Itrig至測試件，其包括一電阻負載R及一反饋裝置31。反饋裝置31又包括一讀取單元311、一電壓設定單元312及一連接于讀取單元311及電壓設定單元312間的數(shù)字控制器DC。
讀取單元311是由一運算放大器OP1及一模擬/數(shù)字轉(zhuǎn)換器A/D所組成。其中，運算放大器的正輸入端連接至節(jié)點A，負輸入端連接至輸出端，而模擬/數(shù)字轉(zhuǎn)換器A/D則連接至運算放大器OP1的輸出端。
電壓設定單元312是由一數(shù)字/模擬轉(zhuǎn)換器D/A、一運算放大器OP2及一PMOS晶體管P1所組成。其中，數(shù)字/模擬轉(zhuǎn)換器D/A連接至運算放大器OP2的正輸入端，運算放大器OP2的輸出端連接至晶體管P1的柵極，負輸入端則連接至晶體管P1的漏極，而晶體管P1的源極則連接至一正電壓V+。
由于電流上升及下降時間的控制操作類似，所以以下將以電流上升為例，并配合圖3說明電流源裝置3的操作方式。假設觸發(fā)電流Itrig在時間tr內(nèi)必需從0上升至I，且在時間tr內(nèi)有n個取樣時間點t1、t2、…、tn，并預設觸發(fā)電流Itrig在每一取樣時間點t1、t2、…、tn的期望值分別為ExpItrig，t1、ExpItrig，t2、…、ExpItrig，tn。
首先，反饋裝置31中的電壓設定單元312會提供節(jié)點B一電壓Vsetl。此初始值是預先設定于數(shù)字控制器DC中，并藉由數(shù)字/模擬轉(zhuǎn)換器D/A送至運算放大器OP2的正輸入端，使節(jié)點B的電壓為Vsetl。
接著，反饋裝置31中的讀取單元312在第一個取樣時間點t1到達時，會讀取節(jié)點A的電壓Vread，t1，此電壓值會經(jīng)由運算放大器OP1及模擬/數(shù)字轉(zhuǎn)換器A/D傳送至數(shù)字控制器DC。
數(shù)字控制器DC在接收了電壓值Vread，t1后可計算得到在t1時的觸發(fā)電流值Itrig，t1(Itrig，t1＝(Vsetl-Vread，t1)/R)，并將Itrig，t1與期望值ExpItrig，t1進行比較。當Itrig，t1與期望值ExpItrig，t1不同時則決定節(jié)點B的電壓調(diào)整量并輸出一控制信號CS。其中，節(jié)點B的電壓調(diào)整量等于期望值減去讀取的觸發(fā)電流值所得到的電流在電阻負載R兩端產(chǎn)生的電壓差，意即將節(jié)點B的電壓調(diào)整為Vset2＝Vset1+(ExpItrig，t1-Itrig，t1)×R。
接著，電壓設定單元312中的數(shù)字/模擬轉(zhuǎn)換器D/A依據(jù)控制信號CS而輸出電壓Vset2，并經(jīng)由運算放大器OP2傳送至節(jié)點B，使節(jié)點B的電壓修正為Vset2。
爾后在每一取樣時間點上重復一次上述讀取再調(diào)整的步驟，持續(xù)改變節(jié)點B的電壓值，使觸發(fā)電流Itrig不斷地朝期望值的方向修正。
在上述的操作步驟中，期望值ExpItrig，t1、ExpItrig，t2、…、ExpItrig，tn可以藉由假設觸發(fā)電流變化與時間成線性關是而得到，即ExpItrig，tk＝k×I/n(k＝1、2、…、n)。另外，在實際使用上，取樣時間在1/10tr以下(即n≥10)時，可以使本實施例的電流源裝置所提供的電流上升與下降時間滿足EIA/JEDEC標準所要求的規(guī)格。其中，由于EIA/JEDEC標準所要求的tr為5μsec~5msec，且取樣時間或響應時間在200nsec以下的運算放大器、數(shù)字/模擬、模擬/數(shù)字轉(zhuǎn)換器及晶體管并不難取得，因此本實施例可以實現(xiàn)一滿足EIA/JEDEC標準的觸發(fā)電流源。
圖4是本發(fā)明另一實施例的電流源裝置4的方塊圖。圖4中與圖3相同的組件是使用相同的符號。電流源裝置4的結(jié)構(gòu)與操作方式均與電流源裝置3非常類似，唯一不同處在于電流源裝置4是提供一與電流源裝置3反向的電流。因此，在連接關是及使用組件上的不同處在于，電壓設定單元312中的晶體管N1為NMOS晶體管，且其源極連接至一負電壓V-，運算放大器OP2的負輸入端連接至數(shù)字/模擬轉(zhuǎn)換器D/A，正輸入端連接至晶體管N1的漏極。
本發(fā)明雖已以較佳實施例揭示如上，但其并非用以限制本發(fā)明。任何熟悉此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的更動與潤飾。因此本發(fā)明的保護范圍當視本發(fā)明的權(quán)利要求所界定者為準。
權(quán)利要求
1.一種應用于閂鎖測試的電流源裝置，其特征在于該裝置包括一負載，一端連接一輸出端，另一端則連接一設定電壓而產(chǎn)生一流經(jīng)該負載并經(jīng)由該輸出端輸出的觸發(fā)電流，其中，該觸發(fā)電流在多個取樣時間點上分別具有一相對的期望電流；一反饋裝置，在每一取樣時間點上讀取該觸發(fā)電流，當該觸發(fā)電流不同于相對的該期望電流時調(diào)整該設定電壓，其中，該設定電壓的調(diào)整量等于該相對的期望電流減去該讀取的觸發(fā)電流所得到的電流在該負載兩端產(chǎn)生的電壓差。
2.如權(quán)利要求1所述的應用于閂鎖測試的電流源裝置，其特征在于該反饋裝置包括一讀取單元，連接至該輸出端，讀取該觸發(fā)電流；一控制單元，連接至該讀取單元，依據(jù)該讀取的觸發(fā)電流計算該設定電壓的調(diào)整量而輸出一控制信號；一電壓設定單元，一端連接至該控制單元，依據(jù)該控制信號產(chǎn)生該調(diào)整后的設定電壓，另一端連接至該負載以輸出該調(diào)整后的設定電壓。
3.如權(quán)利要求2所述的應用于閂鎖測試的電流源裝置，其特征在于該讀取單元讀取該輸出端的電位，而該控制單元是依據(jù)該輸出端的電位而計算得到該讀取的觸發(fā)電流。
4.如權(quán)利要求3所述的應用于閂鎖測試的電流源裝置，其特征在于該讀取單元包括一第一運算放大器，正輸入端連接至該電流源裝置的輸出端，負輸入端則與輸出端連接；一模擬/數(shù)字轉(zhuǎn)換器，連接至該第一運算放大器的輸出端，將接收的模擬電壓轉(zhuǎn)換為數(shù)字電壓值后輸出至該控制單元。
5.如權(quán)利要求2所述的應用于閂鎖測試的電流源裝置，其特征在于該控制單元為一數(shù)字控制器。
6.如權(quán)利要求2所述的應用于閂鎖測試的電流源裝置，其特征在于該電壓設定單元包括一數(shù)字/模擬轉(zhuǎn)換器，輸入端連接至該控制單元；一第二運算放大器，正輸入端連接至該數(shù)字/模擬轉(zhuǎn)換器的輸出端，負輸入端連接至該負載以提供該設定電壓；一第一晶體管，源極連接至一第一電位，柵極連接至該第二運算放大器的輸出端，漏極則連接至該第二運算放大器的負輸入端。
7.如權(quán)利要求6所述的應用于閂鎖測試的電流源裝置，其特征在于該第一晶體管為PMOS晶體管，且該第一電位為正電位。
8.如權(quán)利要求2所述的應用于閂鎖測試的電流源裝置，其特征在于該電壓設定單元包括一數(shù)字/模擬轉(zhuǎn)換器，輸入端連接至該控制單元；一第三運算放大器，負輸入端連接至該數(shù)字/模擬轉(zhuǎn)換器的輸出端，正輸入端連接至該負載以提供該設定電壓；一第二晶體管，源極連接至一第二電位，柵極連接至該第三運算放大器的輸出端，漏極則連接至該第三運算放大器的正輸入端。
9.如權(quán)利要求8所述的應用于閂鎖測試的電流源裝置，其特征在于該第二晶體管為NMOS晶體管，且該第二電位為負電位。
10.一種應用于閂鎖測試的電流源裝置，其特征在于該裝置包括一負載，一端連接一輸出端，另一端則連接一設定電壓而產(chǎn)生一流經(jīng)該負載并經(jīng)由該輸出端輸出的觸發(fā)電流，其中，該觸發(fā)電流在多個取樣時間點上分別具有一相對的期望電流；一讀取單元，連接至該輸出端，在每一取樣時間點上讀取該觸發(fā)電流；一控制單元，連接至該讀取單元，依據(jù)該讀取的觸發(fā)電流計算該設定電壓的調(diào)整量而輸出一控制信號，其中，該設定電壓的調(diào)整量等于該相對的期望電流減去該讀取的觸發(fā)電流所得到的電流在該負載兩端產(chǎn)生的電壓差；一電壓設定單元，一端連接至該控制單元，依據(jù)該控制信號產(chǎn)生該調(diào)整后的設定電壓，另一端連接至該負載以輸出該調(diào)整后的設定電壓。
11.如權(quán)利要求10所述的應用于閂鎖測試的電流源裝置，其特征在于該讀取單元讀取該輸出端的電位，而該控制單元是依據(jù)該輸出端的電位而計算得到該讀取的觸發(fā)電流。
12.如權(quán)利要求11所述的應用于閂鎖測試的電流源裝置，其特征在于該讀取單元包括一第一運算放大器，正輸入端連接至該電流源裝置的輸出端，負輸入端則與輸出端連接；一模擬/數(shù)字轉(zhuǎn)換器，連接至該第一運算放大器的輸出端，將接收的模擬電壓轉(zhuǎn)換為數(shù)字電壓值后輸出至該控制單元。
13.如權(quán)利要求10所述的應用于閂鎖測試的電流源裝置，其特征在于該控制單元為一數(shù)字控制器。
14.如權(quán)利要求10所述的應用于閂鎖測試的電流源裝置，其特征在于該電壓設定單元包括一數(shù)字/模擬轉(zhuǎn)換器，輸入端連接至該控制單元；一第二運算放大器，正輸入端連接至該數(shù)字/模擬轉(zhuǎn)換器的輸出端，負輸入端連接至該負載以提供該設定電壓；一第一晶體管，源極連接至一第一電位，柵極連接至該第二運算放大器的輸出端，漏極則連接至該第二運算放大器的負輸入端。
15.如權(quán)利要求14所述的應用于閂鎖測試的電流源裝置，其特征在于該第一晶體管為PMOS晶體管，且該第一電位為正電位。
16.如權(quán)利要求10所述的應用于閂鎖測試的電流源裝置，其特征在于該電壓設定單元包括一數(shù)字/模擬轉(zhuǎn)換器，輸入端連接至該控制單元；一第三運算放大器，負輸入端連接至該數(shù)字/模擬轉(zhuǎn)換器的輸出端，正輸入端連接至該負載以提供該設定電壓；一第二晶體管，源極連接至一第二電位，柵極連接至該第三運算放大器的輸出端，漏極則連接至該第三運算放大器的正輸入端。
17.如權(quán)利要求16所述的應用于閂鎖測試的電流源裝置，其特征在于該第二晶體管為NMOS晶體管，且該第二電位為負電位。
全文摘要
本發(fā)明提供一種應用于閂鎖測試的電流源裝置,包括:一負載及一反饋裝置。其中,負載的一端連接一輸出端,另一端則連接一設定電壓而產(chǎn)生一流經(jīng)負載并經(jīng)由輸出端輸出的觸發(fā)電流,且觸發(fā)電流在多個取樣時間點上分別具有一相對的期望電流。反饋裝置在每一取樣時間點上讀取觸發(fā)電流,當觸發(fā)電流不同于相對的期望電流時調(diào)整設定電壓,設定電壓的調(diào)整量等于相對的期望電流減去讀取的觸發(fā)電流所得到的電流在負載兩端產(chǎn)生的電壓差。
文檔編號G05F1/00GK1378112SQ0111041
公開日2002年11月6日 申請日期2001年4月3日 優(yōu)先權(quán)日2001年4月3日
發(fā)明者林志廣 申請人:華邦電子股份有限公司