專利名稱：集成電路器件中用的低功率穩(wěn)壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及穩(wěn)壓電路，更具體地說(shuō)涉及一種接收一外部電源電壓作為輸入并為集成電路器件的內(nèi)部電路提供一特定電壓降作輸出的電路。
背景技術(shù)：
在集成電路領(lǐng)域內(nèi)，對(duì)大部份電路器件來(lái)說(shuō)，兼容性需要使用通常用的5V電源。此外，兼容性還要求很多TTL電路在通常的5V外部電源電壓下運(yùn)作。然而，當(dāng)整合的程度增大時(shí)，制作很多電路要在一低電壓(諸如3V)工作以降低電能消耗并減少過(guò)度的電場(chǎng)。因此，需要在器件內(nèi)配置穩(wěn)壓電路(降壓電路)將外部電源的高電壓降(5V)轉(zhuǎn)換為一要求的電壓降(3V-4V)并將此電壓供至器件的內(nèi)部電路。目前有很多這樣的穩(wěn)壓電路的設(shè)計(jì)。
圖7所示為一通常的內(nèi)部降壓電路17，其也在Murakami等人的美國(guó)專利號(hào)5,189,316中的技術(shù)背景部分作了描述。所述的內(nèi)部降壓電路17基本上由一參照電壓產(chǎn)生電路100和一內(nèi)部電壓控制電路200組成。參照電壓產(chǎn)生電路100適合于相對(duì)于內(nèi)部電壓控制電路200產(chǎn)生一參照電壓VREF，并包括p-信道MOS(PMOS)晶體管111-115。PMOS晶體管111-113相互串連并接插在電源輸入端300和接地GND之間。這些PMOS晶體管111-113分別用作電阻器，并構(gòu)成一電阻性分壓器電路。電源輸入端300從一外部電源(圖中未示)接收一外部偏置的電源電壓。其它PMOS晶體管114和115相互串連，并平行于上述的PMOS晶體管111-113接插在電源輸入端300和接地GND之間。
內(nèi)部電壓控制電路200適用于以參照電壓VREF為基礎(chǔ)校正內(nèi)部電壓VINT以防止可能由外部偏置電源電壓的波動(dòng)而導(dǎo)致內(nèi)部電壓VINT的波動(dòng)，它是由一電流量開關(guān)電路210，一電壓比較電路220以及一輸出晶體管P225組成的。電流量開關(guān)電路210適合于按照半導(dǎo)體集成電路器件的有效模式和備用模式之間的轉(zhuǎn)換來(lái)轉(zhuǎn)換供至電壓比較電路220的電流量，它是由兩個(gè)平行接插在電源輸入端300和電壓比較電路220之間的PMOS晶體管P211和P212組成。電壓比較電路220適合于在由參照電壓產(chǎn)生電路100供給的參照電壓VREF和由輸出晶體管P225供給的內(nèi)部電壓VINT之間作比較，并根據(jù)比較的結(jié)果控制輸出晶體管P225的導(dǎo)電性。電壓比較電路220由兩個(gè)PMOS晶體管P223和P224以及兩個(gè)N-信道MOS(NMOS)晶體管N221和N222組成。
參照電壓產(chǎn)生電路100產(chǎn)生一恒定參照電壓VREF供給電壓比較電路220。當(dāng)配備了如圖7所示的內(nèi)部降壓電路17的半導(dǎo)體集成電路器件處于有效模式時(shí)，供給電流量開關(guān)電路210的時(shí)鐘訊號(hào)CS為低電平(邏輯電平＝0)。因此，PMOS晶體管P211保持在有效模式。同時(shí)，PMOS晶體管P212一直保持導(dǎo)通狀態(tài)，因其柵極接地GND。因此，PMOS晶體管P211和P212都接入有效模式中，因此將較大電流供至電壓比較電路220。電壓比較電路220使參照電壓VREF與內(nèi)部電壓VINT作比較。當(dāng)電壓VREF低于電壓VINT時(shí)，例如因外部偏置電源電壓的增大或其它原因而導(dǎo)致內(nèi)部電壓VINT增大，PMOS晶體管P224的導(dǎo)電性減弱。相應(yīng)地，PMOS晶體管P224的漏極電勢(shì)減弱，因而NMOS晶體管N221的導(dǎo)電性減弱。從而，NMOS晶體管N1的漏極電勢(shì)減弱，導(dǎo)致輸出晶體管P225的導(dǎo)電性減弱。因此，內(nèi)部電壓VINT減小至與電壓VREF相同(VINT＝VREF)。相反地，如果內(nèi)部電壓VINT減小至比參照電壓VREF小(VREF＞VINT)時(shí)，電路17以上述的相反方式工作，使內(nèi)部電壓VINT保持在參照電壓VREF。
如上所述，圖7所示的內(nèi)部降壓電路產(chǎn)生與外部偏置電源電壓無(wú)關(guān)的內(nèi)部電壓VINT。該內(nèi)部電壓供給半導(dǎo)體集成電路器件中的各內(nèi)部電路。
當(dāng)配備有圖7所示的內(nèi)部降壓電路17的半導(dǎo)體集成電路器件處于備用狀態(tài)時(shí)，時(shí)鐘訊號(hào)CS處于“H”電平且PMOS晶體管P211保持在關(guān)狀態(tài)。因此，由電流量開關(guān)電路210供至電壓比較電路220的電流量減少，導(dǎo)致備用模式中的電能消耗減小。
如上所述，在圖7所示的現(xiàn)有技術(shù)的內(nèi)部降壓電路旨在通過(guò)將備用模式中的PMOS晶體管P211設(shè)置在關(guān)狀態(tài)來(lái)減小備用模式中的電能消耗。然而，即使PMOS晶體管P211是斷開的，電流仍然通過(guò)PMOS晶體管P212供給備用模式中的電壓比較電路220，因該P(yáng)MOS晶體管P212是導(dǎo)通的。再者，圖7所示的現(xiàn)有技術(shù)的內(nèi)部降壓電路的結(jié)構(gòu)使電流流入?yún)⒄针妷寒a(chǎn)生電路100，即使處于備用模式中。
其它現(xiàn)有技術(shù)發(fā)明試圖通過(guò)將諸晶體管設(shè)置成與這些電路串聯(lián)的開關(guān)為的是在備用模式中關(guān)閉它們減小參照電壓產(chǎn)生電路100和內(nèi)部電壓控制電路200的電能消耗。然而，這樣做不能有效地減小電路的電能消耗，因在有效模式過(guò)程中，這些電路仍然消耗電能。
因此，現(xiàn)有技術(shù)的內(nèi)部降壓電路，如圖7所示的電路，仍然存在不能有效減小電能消耗的嚴(yán)重問題。很多現(xiàn)有技術(shù)的電路消耗供電電流大約1毫安或以上。而且，諸電路相當(dāng)復(fù)雜且很多現(xiàn)有技術(shù)的電路要求使用運(yùn)算放大器和基準(zhǔn)帶隙，造成電路增大和電能消耗。
本發(fā)明的一個(gè)目的是提供一種具有低電能消耗且電能消耗電流大約0.5微安的電路，這比現(xiàn)有技術(shù)低得多。
本發(fā)明的另一目的是提供一種簡(jiǎn)單的占用面積小且不需使用運(yùn)算放大器的穩(wěn)壓電路。

發(fā)明內(nèi)容
本發(fā)明的目的是這樣達(dá)成的本發(fā)明提供一穩(wěn)壓電路，其可被說(shuō)成是由一電壓監(jiān)控支路，一電壓跟蹤支路以及多個(gè)有輸入端和輸出端的電壓保持支路組成。電壓跟蹤支路的功能是當(dāng)輸入端電壓由零伏開始增大時(shí)，輸出電壓跟蹤輸入電壓。電壓保持支路的功能是將輸出電壓固定在內(nèi)部電路所要求的電壓上，無(wú)論輸入電壓是保持在所要求的電壓或繼續(xù)升至一更高電壓。電壓監(jiān)控支路的功能是當(dāng)輸入電壓繼續(xù)升至高于內(nèi)部電路所要求的電壓時(shí)，封閉電壓跟蹤支路，并使其中一些合適的電壓保持支路能相對(duì)于輸入電路控制壓降值以使輸出電壓保持在內(nèi)部電路所要求的電壓上。本發(fā)明的穩(wěn)壓電路主要是由電能消耗極少的CMOS反相器組成。


圖1為本發(fā)明穩(wěn)壓電路的原理框圖；圖2為圖1中所示的穩(wěn)壓電路的第一實(shí)施例的電路圖；圖3為圖1中所示的穩(wěn)壓電路的第二實(shí)施例的電路圖；圖4為圖1中所示的穩(wěn)壓電路的外部電壓Vcc(輸入)對(duì)Vcc內(nèi)部訊號(hào)(輸出)的曲線圖；圖5為本發(fā)明穩(wěn)壓電路的優(yōu)選實(shí)施例的原理框圖；圖6為圖5中所示的穩(wěn)壓電路的電路圖；圖7所示為現(xiàn)有技術(shù)中通常的內(nèi)部降壓電路的電路圖。
具體實(shí)施例方式
參見圖1，本發(fā)明的穩(wěn)壓電路11包括一電壓監(jiān)控支路400，其接收一外部電壓即Vcc外部電壓450作為電路的輸入而且還接地460。電壓監(jiān)控支路400的輸出供給一電壓跟蹤支路500以及多個(gè)電壓保持支路550，560，570。這些支路在Vcc內(nèi)部訊號(hào)輸至器件的一內(nèi)部電路的輸出端600處產(chǎn)生一輸出電壓。隨著Vcc外部電壓450由零伏增至輸出端600所要求的電壓級(jí)，電壓跟蹤支路500則在輸出端600提供與Vcc外部電壓450相同的電壓。隨著Vcc外部電壓450增至高于所要求的輸出電壓的臨界點(diǎn)(1x|VT|)，式中|VT|是穩(wěn)壓電路11中的PMOS和NMOS晶體管的臨界電壓，電壓跟蹤支路500斷開，而第一電壓保持支路550導(dǎo)通，使輸出電壓保持在所要求的電壓。隨著Vcc外部電壓增至高于所要求的輸出電壓的臨界點(diǎn)(2x|VT|)，第一電壓保持支路550斷開，而第二電壓保持支路560導(dǎo)通，使輸出保持在所要求的電壓。通過(guò)進(jìn)一步增大Vcc外部電壓，可補(bǔ)加附加的電壓保持支路以保持輸出電壓在所要求的電位。穩(wěn)壓電路11持續(xù)上述的功能直至用到最后的電壓保持支路570。
參見圖2，其顯示了本發(fā)明的第一實(shí)施例12。電壓監(jiān)控電路401由串聯(lián)的一連串二極管組成。這些二極管中的每一個(gè)均可以其柵極與其漏極連接的NMOS晶體管供給。這些二極管用作分壓器。電壓監(jiān)控電路401中的每一個(gè)二極管相當(dāng)于一臨界電壓或(1x|VT|)的壓降。二極管串中的第一個(gè)二極管431的輸入端與Vcc外部電壓450連接。電壓跟蹤支路501在結(jié)點(diǎn)410與電壓監(jiān)控電路401連接，同時(shí)第一電壓保持支路551和第二電壓保持支路561也在結(jié)點(diǎn)411與電壓監(jiān)控支路401連接。其后的電壓保持支路在二極管串再下面的結(jié)點(diǎn)連接，諸如在結(jié)點(diǎn)412和結(jié)點(diǎn)413。二極管串的最后一個(gè)二極管437接地460。
電壓跟蹤支路501包括一PMOS晶體管P501，該晶體管P501的柵極在電壓監(jiān)控電路401中與一結(jié)點(diǎn)410連接，一與Vcc外部電壓連接的源極，以及一與輸出端601連接的漏極。第一電壓保持電路551包括一PMOS晶體管P551，該晶體管P551的柵極在電壓監(jiān)控電路401中與第二結(jié)點(diǎn)411連接，一與Vcc外部電壓連接的源極，以及一與NMOS晶體管N551的柵極連接的漏極。晶體管N551的漏極與Vcc外部電壓連接，源極與輸出端601連接。第二電壓保持電路561包括一具有一與電壓監(jiān)控電路401的第二結(jié)點(diǎn)411連接的高輸入端711的多路調(diào)制器701，一接地的低輸入端710，一時(shí)鐘輸入端712，以及一與NMOS晶體管N561的柵極連接的輸出端714。NMOS晶體管N561的漏極與Vcc外部電壓連接，源極與輸出端601連接。第三電壓保持電路571包括一具有一與電壓監(jiān)控電路401的第三結(jié)點(diǎn)412連接的高輸入端721的多路調(diào)制器702，一接地的低輸入端720，一時(shí)鐘輸入端722以及一輸出端724。多路調(diào)制器702的輸出端724與一反相器713連接，該反相器在先前的電壓保持電路561的多路調(diào)制器701的時(shí)鐘輸入端712提供一反相的時(shí)鐘訊號(hào)。多路調(diào)制器702的輸出端724還與NMOS晶體管N571的柵極連接，晶體管N571的漏極與Vcc外部電壓連接，源極與第二NMOS晶體管N573的柵極連接。晶體管N573的漏極與Vcc外部電壓連接，源極與第三NMOS晶體管N575的柵極連接。晶體管N575的漏極與Vcc外部電壓連接，源極與輸出端601連接。其后的電壓保持支路可加入到穩(wěn)壓電路中。每一其后的電壓保持電路以相同方式構(gòu)成為第三電壓保持支路571，除了每一其后的電壓保持支路再接入一附加的NMOS晶體管(即第二支路561具有兩個(gè)NMOS晶體管，第三支路571具有三個(gè)NMOS晶體管，第四支路具有四個(gè)NMOS晶體管，等等...)。
為了說(shuō)明，假定在輸出端601的輸出電壓要求保持在3伏。再假定每個(gè)二極管并聯(lián)的臨界壓降|VT|是1伏。當(dāng)Vcc外部電壓450開始由零伏增大時(shí)，二極管串中的結(jié)點(diǎn)410處于一低邏輯電平。所述低邏輯電平以有效模式導(dǎo)通PMOS晶體管P501，使供給PMOS晶體管P501的源極的Vcc外部電壓加到電路的輸出端601。當(dāng)Vcc外部電壓450增至所要求的電壓級(jí)，假定為3伏，會(huì)產(chǎn)生壓降(3x|VT|)，相當(dāng)于(1x|VT|)電壓降每個(gè)二極管431，432和433上并聯(lián)的壓降(1x|VT|)，這樣結(jié)點(diǎn)410保持在一低邏輯電平。若輸入電壓即Vcc外部電壓增至超逾所要求的電壓級(jí)，結(jié)點(diǎn)410轉(zhuǎn)變?yōu)橐桓哌壿嬰娖?，關(guān)閉使電壓跟蹤支路501斷開的PMOS晶體管P501。
最初，結(jié)點(diǎn)411也處于一低邏輯電平且導(dǎo)通第一電壓保持電路551的PMOS晶體管P551。然而，當(dāng)輸出電壓低于所要求的電壓級(jí)時(shí)，因晶體管N551柵極上的電壓，即經(jīng)晶體管P551的Vcc外部電壓與N551源極上的電壓相等，即Vcc外部電壓等于Vcc內(nèi)部電壓，故而NMOS晶體管N551斷開。因此，晶體管N551兩端沒有臨界電壓差|VT|，這對(duì)導(dǎo)通晶體管N551是必要的。當(dāng)電壓跟蹤支路501斷開后，晶體管N551源極上的電壓隨輸出端601上的輸出電壓即Vcc內(nèi)部電壓開始減小而開始下降。當(dāng)輸出端601上的Vcc內(nèi)部電壓以及晶體管N551的源極的電壓達(dá)到(1x|VT|)，其低于晶體管N551的柵極電壓時(shí)，晶體管N551導(dǎo)通。因此，第一電壓保持支路551導(dǎo)通并將電壓(Vcc外部電壓-1|VT|)加至輸出端601，以保持輸出電壓在所要求的電壓級(jí)直到外部電壓Vcc增大另一(1x|VT|)伏。當(dāng)外部電壓增大(1x|VT|)時(shí)，結(jié)點(diǎn)411轉(zhuǎn)變?yōu)槭咕w管P551斷開的高邏輯電平，從而關(guān)閉第一電壓保持支路551。
一開始，當(dāng)結(jié)點(diǎn)411處于低邏輯電平時(shí)，第二電壓保持支路561是斷開的。低訊號(hào)先傳遞到一多路調(diào)制器701，再因此時(shí)的時(shí)鐘輸入端712處于高邏輯電平，故而到多路調(diào)制器的高輸入端711再繼續(xù)到輸出端714，它將低訊號(hào)送到晶體管N561的柵極。這使得晶體管N561斷開。當(dāng)結(jié)點(diǎn)411轉(zhuǎn)變?yōu)楦哂嵦?hào)時(shí)，該高訊號(hào)經(jīng)過(guò)多路調(diào)制器701傳遞到NMOS晶體管N561，導(dǎo)通N561。這就導(dǎo)通了傳遞Vcc外部訊號(hào)的晶體管N563，(Vcc外部-2|VT|)電壓抵達(dá)輸出端601。因在此外部電壓為(2x|VT|)高于所要求的輸出電壓級(jí)，晶體管N561和N563的每一晶體管的兩端的壓降(1x|VT|)保持輸出電壓在所要求的電壓級(jí)。
當(dāng)Vcc外部電壓達(dá)到比(Vcc外部電壓-2|VT|)高的電壓后，結(jié)點(diǎn)412由低轉(zhuǎn)為高。最初，結(jié)點(diǎn)412為低且低訊號(hào)通過(guò)多路調(diào)制器702在多路調(diào)制器輸出端724處供給一低訊號(hào)。這使得晶體管N571斷開，結(jié)果下一電壓保持支路571也斷開。724處的低訊號(hào)去到一反相放大器，以在多路調(diào)制器701的時(shí)鐘輸入端712處供給一高訊號(hào)，使輸入端711處的高訊號(hào)通過(guò)多路調(diào)制器傳遞到晶體管N561的柵極，如上所述，導(dǎo)通第二電壓保持支路561。當(dāng)結(jié)點(diǎn)412變高時(shí)，高訊號(hào)繼續(xù)通過(guò)多路調(diào)制器702并供給反相放大器713，所述反相放大器713供給多路調(diào)制器701的時(shí)鐘輸入端712一低訊號(hào)，使多路調(diào)制器701斷開而關(guān)閉支路561。因反相器713導(dǎo)通，所述高訊號(hào)還通過(guò)多路調(diào)制器702導(dǎo)通下一電壓保持支路571。這樣就導(dǎo)通其后的供(Vcc外部電壓-3|VT|)電壓至輸出端601的NMOS晶體管N573和N575。而且，因支路561斷開，支路571就導(dǎo)通，當(dāng)晶體管N575的源極的壓降導(dǎo)通晶體管N575，N573以及N571以在輸出端601供給所要求的電壓?？墒闺娐费由旄采wVcc外部電壓中進(jìn)一步增大的情況。進(jìn)一步增加Vcc外部電壓將使結(jié)點(diǎn)413處于高狀態(tài)且高訊號(hào)將通過(guò)反相器723斷開到多路調(diào)制器702的時(shí)鐘輸入端722，這將導(dǎo)致支路571斷開以及其后的支路將跟著導(dǎo)通。
每一其后的電壓保持支路具有一附加的NMOS晶體管，以便計(jì)算出補(bǔ)償增加Vcc外部訊號(hào)所需的壓降值|VT|以及在輸出端601提供一恒壓。例如，第一電壓保持電路551在Vcc外部電壓處在所要求的值和(所要求的值+1|VT|)之間時(shí)運(yùn)作。因此，電路中只需1個(gè)NMOS晶體管N551來(lái)補(bǔ)償Vcc外部電壓和所要求的電壓之間的(1x|VT|)壓差。為了說(shuō)明，假定所要求的電位為3伏，此時(shí)當(dāng)結(jié)點(diǎn)411剛導(dǎo)通晶體管P551，Vcc外部電壓應(yīng)為4伏，施加在晶體管N551上。因此，要求晶體管N551上有一壓降(1x|VT|)，以將電壓由4伏減小至輸出601端所要求的電壓3伏。接著，當(dāng)電壓保持支路561運(yùn)作時(shí)，Vcc外部電壓將為[所要求的電壓+(2x|VT|)]，這樣在電壓保持支路561中需要2個(gè)NMOS晶體管N561和N563以使輸出端601電壓由2|VT|降至所要求的電壓。其后的支路將為Vcc外部電壓的每一附加|VT|增量而需要一個(gè)附加的NMOS晶體管。
參見圖4，電路輸入電壓即Vcc外部電壓907對(duì)電路輸出電壓即Vcc內(nèi)部電壓905的曲線圖900表明了多個(gè)電壓保持支路在穩(wěn)壓電路中如何運(yùn)作。在曲線900中，曲線的910段表示電壓跟蹤支路501的運(yùn)作期間。從該曲線的部分910可見，輸出電壓905與輸入電壓907一一對(duì)應(yīng)。當(dāng)輸入電壓907達(dá)到3伏時(shí)，在此例中，這就是所要求的輸出電壓級(jí)，電壓跟蹤支路501斷開，導(dǎo)致輸出電壓911輕微降低。然后，當(dāng)?shù)谝浑妷罕３种?51導(dǎo)通，曲線顯示了電壓912增加回至3伏，即所要求的電壓。在曲線的913段，輸出電壓恒定保持在3伏，而輸入電壓持續(xù)增加。當(dāng)輸入電壓達(dá)到下一臨界位時(shí)，第一電壓保持支路斷開，部分914顯示了輸出電壓輕微降低，當(dāng)?shù)诙妷罕３种穼?dǎo)通，如部分915所示，電壓回升至所要求的電壓。然后輸出在部分916保持在所要求的電壓直到達(dá)到下一臨界位。因此，要將輸出電壓穩(wěn)定在所要求的電壓3伏，而輸入電壓升逾該電壓。
圖3顯示了圖2所示電路的另一實(shí)施例。圖2和圖3的電路的區(qū)別在于在圖3所示的實(shí)施例中，每一多路調(diào)制器電路由一PMOS晶體管取代。因此，構(gòu)成了電壓跟蹤支路502和第一電壓保持支路552，并以如上所示的相同方式運(yùn)作，參照?qǐng)D2的電路。第二電壓保持支路562包括一具有與電壓監(jiān)控電路402的結(jié)點(diǎn)422連接的柵極的PMOS晶體管P562，一與Vcc外部電壓連接的源極以及一與一NMOS晶體管N562的柵極連接的漏極。所述晶體管N562的漏極與Vcc外部電壓連接，源極與第二NMOS晶體管N564連接。晶體管N564的漏極與Vcc外部電壓連接，源極與輸出端602連接。第三電壓保持支路572包括一具有與電壓監(jiān)控電路401的第二結(jié)點(diǎn)423連接的柵極的PMOS晶體管P572，一與Vcc外部電壓連接的源極以及一與一NMOS晶體管N572的柵極連接的漏極。NMOS晶體管N572和其后的NMOS晶體管N574和N576以如上所述的相同的方式連接，參照?qǐng)D2所示的晶體管N571，N573和N575。
下面將描述第二和第三電壓保持支路562和572的運(yùn)作。因?yàn)榻Y(jié)點(diǎn)422和423最初是處于低邏輯電平，PMOS晶體管P562和P572最初為導(dǎo)通。然而，因輸入電壓(Vcc外部電壓)和輸出電壓(Vcc內(nèi)部電壓)之間的區(qū)別在Vcc外部電壓最初由零伏增加時(shí)是相同的，NMOS晶體管兩端沒有臨界壓差，而且支路562的NMOS晶體管N562和N564以及支路572的NMOS晶體管N572，N574和N576全部斷開。當(dāng)Vcc外部電壓達(dá)到所要求的輸出電壓時(shí)，結(jié)點(diǎn)420變高，使晶體管P502和電壓跟蹤支路502斷開。結(jié)點(diǎn)421仍處于一低電位，所以PMOS晶體管P552保持導(dǎo)通，使增加的Vcc外部電壓加至晶體管N552的柵極。由于輸入Vcc外部電壓增加至高于所要求的輸出電壓，晶體管N552源極上的電壓變?yōu)榈陀诰w管N552柵極的電壓。晶體管N552兩端的這一壓降使之導(dǎo)通，并以此導(dǎo)通支路552以在電路輸出端602上供給恒定輸出電壓。再者，因晶體管N552由Vcc外部電壓提供一(1x|VT|)壓降，輸出電壓保持在所要求的電壓。當(dāng)Vcc外部電壓增加(1x|VT|)伏時(shí)，結(jié)點(diǎn)421達(dá)到一使晶體管P552和N552斷開的高邏輯電平。Vcc外部電壓繼續(xù)升高，當(dāng)Vcc外部電壓為(2x|VT|)伏高于輸出電壓時(shí)，晶體管N564和N562導(dǎo)通并由Vcc外部電壓供給一(2x|VT|)壓降以保持輸出電壓在所要求的電壓。如上所述，繼續(xù)進(jìn)行該過(guò)程通過(guò)隨后的電壓保持諸支路，諸如支路572。
圖5顯示了本發(fā)明穩(wěn)壓電路的優(yōu)選實(shí)施例的支路結(jié)構(gòu)的原理框圖。穩(wěn)壓電路15包括一電壓跟蹤支路SC1，一電壓保持支路SC2以及一對(duì)電壓監(jiān)控支路SC3，SC4。如前述實(shí)施例，所述諸電壓監(jiān)控支路可合并為一條支路，但在該例中一電壓監(jiān)控支路SC3相應(yīng)于電壓跟蹤支路SC1，而另一電壓監(jiān)控支路SC4相應(yīng)于電壓保持支路SC2，以給它們各自的支路提供一各自的延時(shí)。每一支路與一Vcc外部電壓70連接并接地(GND)90。支路SC1還自支路SC3接收一輸入31并將一Vcc內(nèi)部訊號(hào)80供至一內(nèi)部電路。支路SC2還自支路SC4接收一輸入42并提供一輸出至Vcc內(nèi)部電壓。
參見圖6，支路SC1包括一PMOS晶體管T11，該晶體管T11的柵極在輸入端31與一反相器I32連接。晶體管T11的源極與Vcc外部電壓連接，而晶體管T11的漏極與Vcc內(nèi)部電壓連接。當(dāng)Vcc外部電壓由零伏增至所要求的電壓時(shí)，晶體管T11協(xié)助Vcc內(nèi)部電壓跟蹤Vcc外部電壓，而不會(huì)有電壓降。
支路SC2包括一反相器I21以及兩個(gè)NMOS晶體管T21和T22。反相器I21與Vcc外部電壓和地面連接并自支路SC4接收一輸入43。晶體管T21的柵極與輸入端43連接，漏極與Vcc外部電壓連接，源極與反相器I21的輸出端連接。晶體管T22的柵極與反相器I21的輸出端連接，源極與Vcc外部電壓連接，漏極與Vcc內(nèi)部電壓連接。
支路SC3包括一串串連的二極管39-D31，D32，D33和D34。每一個(gè)二極管均包括一柵極與漏極連接的NMOS晶體管。這些晶體管用作分壓器。在該二極管串的中間有一結(jié)點(diǎn)N。結(jié)點(diǎn)N與兩個(gè)串連的反相器I31和I32連接。反相器I31的輸出通過(guò)輸出端31與支路SC1的晶體管T11的柵極連接。
支路SC4包括一連串的二極管49-D41，D42，D43，D44和D45。每一個(gè)二極管均包括一柵極與漏極連接的NMOS晶體管。在該二極管串的中間有一結(jié)點(diǎn)Q。結(jié)點(diǎn)Q與一四個(gè)串連的反相器I41，I42，I43和I44連接。反相器I44的輸出端與支路SC2的反相器I21的輸入端連接。
如前所述，本發(fā)明的穩(wěn)壓電路15運(yùn)作如下當(dāng)Vcc外部電壓由零伏增至V1，晶體管T11協(xié)助Vcc內(nèi)部電壓跟蹤Vcc外部電壓，而不會(huì)有電壓降。當(dāng)Vcc外部電壓由零伏開始升高時(shí)，晶體管T11漏極的電壓跟隨Vcc外部電壓。然而，晶體管T11柵極的電壓保持在零。這使得PMOS晶體管T11繼續(xù)導(dǎo)通。反相器I32的輸入端至少片刻也保持在零伏。Vcc內(nèi)部電壓連接至晶體管T11的漏極；因此，Vcc內(nèi)部電壓跟蹤與晶體管T11源極連接的Vcc外部電壓。
因?yàn)橹稴C3的二極管串39用作一分壓器，當(dāng)Vcc外部電壓升高時(shí)，二極管串39中的結(jié)點(diǎn)N的電壓(稱為Vn)也升高。然而，Vn按比例小于Vcc外部電壓。二極管串39中的二極管設(shè)計(jì)成這樣當(dāng)Vcc外部電壓和Vcc內(nèi)部電壓升高至超過(guò)所要求的電壓V1時(shí)，Vn達(dá)至一高到足以成為輸往反相器I31的1邏輯電平的電壓。然后，反相器I31的輸出變?yōu)?邏輯電平，其反過(guò)來(lái)導(dǎo)致反相器I32的輸出由0邏輯電平變?yōu)?邏輯電平。這將使晶體管T11斷開且Vcc內(nèi)部電壓不再跟隨Vcc外部電壓并開始降低。然而，此時(shí)，支路SC2控制并協(xié)助Vcc內(nèi)部電壓保持Vtn低于Vcc外部電壓的兩倍(Vtn為晶體管T21和T22的臨界電壓)，即使Vcc外部電壓繼續(xù)升高至第二電壓V2。
在支路SC1的晶體管T11剛斷開之前，假定輸入43已由0邏輯電平變?yōu)?邏輯電平(支路SC4可設(shè)計(jì)成導(dǎo)致該變化)。這意味著晶體管T21和T22導(dǎo)通。因晶體管T22的柵極與晶體管T21的漏極連接，Vcc內(nèi)部電壓被固定在低于Vcc外部電壓的兩倍Vtn。將晶體管T21和T22設(shè)計(jì)為2×Vtn＝V2-V1。
支路SC4的功能類似于支路SC3。支路SC4被設(shè)計(jì)成在支路SC1的晶體管T11剛斷開之前，結(jié)點(diǎn)Q達(dá)到一高到足以使反相器I41的輸入改變?yōu)?邏輯電平的電壓。然后，反應(yīng)沿反相器串I41-I44擴(kuò)展使輸入端43上的電壓變高。這將導(dǎo)通支路SC2的晶體管T21和T22并使得它們準(zhǔn)備固定Vcc內(nèi)部電壓。支路SC4中的反相器串I41-I44和支路SC3中的反相器串I31-32起延時(shí)電路的作用以給穩(wěn)電電路15提供所要求的時(shí)間。
一電路塊可加入圖6的實(shí)施例中，這樣如果Vcc外部電壓升至高于電壓V1四倍的Vtn的電壓V3時(shí)，Vcc內(nèi)部電壓被固定在低于Vcc外部電壓(即V1)四倍的Vtn。例如另一電路塊包括一四個(gè)反相器串和一子功能塊，如可使支路SC2與二極管串49中的結(jié)點(diǎn)R連接。二極管串49中的二極管設(shè)計(jì)成這樣僅當(dāng)Vcc外部電壓升至高于電壓V1四倍的Vtn時(shí)，結(jié)點(diǎn)R達(dá)到一高到足以將反相器串(在加入的電路組件中)中的第一反相器的輸入改變?yōu)?邏輯電平的電壓。然后，整個(gè)補(bǔ)入的電路塊的作用是將Vcc內(nèi)部電壓固定在低于Vcc內(nèi)部電壓四倍的Vtn。
因本發(fā)明的穩(wěn)壓電路主要用于CMOS晶體管，故而與現(xiàn)有技術(shù)相比大大地降低了能耗。在本發(fā)明的優(yōu)選實(shí)施例中，穩(wěn)壓電路僅消耗大約0.5微安的電流，這比現(xiàn)有技術(shù)低很多。
權(quán)利要求
1.一種穩(wěn)壓電路，其特征在于，其包括一接收一輸入電壓的輸入結(jié)點(diǎn)和一產(chǎn)生一輸出電壓的輸出結(jié)點(diǎn)；一電壓跟蹤支路，其具有一與所述輸入結(jié)點(diǎn)連接的輸入端，一第二輸入端以及一與所述輸出結(jié)點(diǎn)連接的輸出端；多條電壓保持支路，每一電壓保持支路均具有一與所述輸入結(jié)點(diǎn)連接的第一輸入端，一第二輸入端以及一與所述輸出結(jié)點(diǎn)連接的輸出端；以及一電壓監(jiān)控支路，其具有一與所述輸入結(jié)點(diǎn)連接的輸入端以及多個(gè)輸出端，所述多個(gè)輸出端中的第一輸出端與所述電壓跟蹤支路的第二輸入端連接，其余每一輸出端與所述多條電壓保持支路中相應(yīng)的一輸入端連接。
2.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，當(dāng)輸入電壓由零伏增加至一所要求的電壓時(shí)，所述電壓監(jiān)控支路激活電壓跟蹤支路，保持電壓跟蹤支路使輸出電壓保持在與輸入電壓相同的電壓上直到輸入電壓達(dá)至所要求的電壓。
3.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，當(dāng)輸入電壓增至高于所要求的電壓時(shí)，所述電壓監(jiān)控支路截止電壓跟蹤支路，并激活多條電壓保持支路中的一條，每一電壓保持支路均使輸出電壓保持在所要求的電壓。
4.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，所述電壓跟蹤支路包括一具有一控制柵極，一漏極和一源極的晶體管，其中所述控制柵極與所述電壓跟蹤支路的第二輸入端連接并與所述電壓監(jiān)控支路的第一輸出端連接，所述源極和漏極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而另一個(gè)與所述輸出結(jié)點(diǎn)連接。
5.如權(quán)利要求4所述的穩(wěn)壓電路，其特征在于，所述第一晶體管為一PMOS，所述漏極與所述輸出結(jié)點(diǎn)連接，所述源極與所述輸入結(jié)點(diǎn)連接。
6.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，所述多條電壓保持支路中的一條包括一第一晶體管，其具有一漏極，一源極以及一柵極，所述第一晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而另一個(gè)與所述輸出結(jié)點(diǎn)連接；以及一第二晶體管，其具有一漏極，一源極以及一柵極，所述第二晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而另一個(gè)與所述第一晶體管的柵極連接，所述第二晶體管的柵極與所述電壓監(jiān)控支路的輸出端連接。
7.如權(quán)利要求6所述的穩(wěn)壓電路，其特征在于，所述第二晶體管為一PMOS，所述第二晶體管的源極與所述輸入結(jié)點(diǎn)連接，所述第二晶體管的漏極與所述第一晶體管的柵極連接，以及其中第一晶體管是一NMOS，所述第一晶體管的漏極與所述輸入結(jié)點(diǎn)連接而所述第一晶體管的源極與所述輸出結(jié)點(diǎn)連接。
8.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，所述多條電壓保持支路中的一條包括一第一晶體管，其具有一漏極，一源極以及一柵極，所述第一晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而所述漏極和源極中的另一個(gè)與所述輸出結(jié)點(diǎn)連接；一第二晶體管，其具有一漏極，一源極以及一柵極，所述第二晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而所述漏極和源極中的另一個(gè)與所述第一晶體管的柵極連接；以及一第三晶體管，其具有一漏極，一源極以及一柵極，所述第三晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而所述漏極和源極中的另一個(gè)與所述第二晶體管的柵極連接，所述第三晶體管的柵極與所述電壓監(jiān)控支路的多個(gè)輸出端的其中一個(gè)連接。
9.如權(quán)利要求8所述的穩(wěn)壓電路，其特征在于，所述第三晶體管是一PMOS，所述第三晶體管的源極與所述輸入結(jié)點(diǎn)連接而所述第三晶體管的漏極與所述第二晶體管的柵極連接，其中所述第二晶體管是一NMOS，所述第二晶體管的漏極與所述輸入結(jié)點(diǎn)連接而所述第二晶體管的源極與所述第一晶體管的柵極連接；以及其中所述第一晶體管是一NMOS，所述第一晶體管的漏極與所述輸入結(jié)點(diǎn)連接而所述第一晶體管的源極與所述輸出結(jié)點(diǎn)連接。
10.如權(quán)利要求8所述的穩(wěn)壓電路，其特征在于，所述穩(wěn)壓電路還包括一連接在所述第一晶體管和所述輸出結(jié)點(diǎn)之間的第四晶體管，該第四晶體管具有一漏極，一源極以及一柵極，所述第四晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而所述第四晶體管的漏極和源極中的另一個(gè)與所述輸出結(jié)點(diǎn)連接，而所述柵極與所述第一晶體管的漏極和源極中的另一個(gè)連接。
11.如權(quán)利要求8所述的穩(wěn)壓電路，其特征在于，所述穩(wěn)壓電路還包括連接在所述第一晶體管和所述輸出結(jié)點(diǎn)之間的多個(gè)晶體管，所述多個(gè)晶體管的每一個(gè)均具有一漏極，一源極以及一柵極，所述多個(gè)晶體管的每一個(gè)的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，所述漏極和源極中的另一個(gè)與其后的一個(gè)晶體管的柵極連接，所述多個(gè)晶體管的第一個(gè)的柵極與所述第一個(gè)晶體管的漏極和源極中的另一個(gè)連接，而所述多個(gè)晶體管的最后一個(gè)的漏極和源極中的一個(gè)與所述輸出結(jié)點(diǎn)連接。
12.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，所述多條電壓保持支路中的一條包括一第一晶體管，其具有一漏極，一源極以及一柵極，所述第一晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而所述漏極和源極中的另一個(gè)與所述輸出結(jié)點(diǎn)連接；一第二晶體管，其具有一漏極，一源極以及一柵極，所述第二晶體管的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，而所述漏極和源極中的另一個(gè)與所述第一晶體管的柵極連接；以及一多路調(diào)制器電路，其具有一第一輸入端，一第二輸入端，一時(shí)鐘輸入端和一輸出端，所述輸出端與所述第二晶體管的柵極連接，所述第一輸入端與所述電壓監(jiān)控支路的多個(gè)輸出端的其中一個(gè)連接，以及所述第二輸入端接地。
13.如權(quán)利要求12所述的穩(wěn)壓電路，其特征在于，所述多條電壓保持支路的每一條還包括連接在所述第一晶體管和所述輸出結(jié)點(diǎn)之間的多個(gè)晶體管，所述多個(gè)晶體管的每一個(gè)均具有一漏極，一源極以及一柵極，所述多個(gè)晶體管的每一個(gè)的漏極和源極中的一個(gè)與所述輸入結(jié)點(diǎn)連接，所述漏極和源極中的另一個(gè)與其后的一個(gè)晶體管的柵極連接，所述多個(gè)晶體管的第一個(gè)的柵極與所述第一個(gè)晶體管的漏極和源極中的另一個(gè)連接，而所述多個(gè)晶體管的最后一個(gè)的漏極和源極中的一個(gè)與所述輸出結(jié)點(diǎn)連接。
14.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，所述電壓監(jiān)控支路包括一分壓電路，所述分壓電路具有一輸入端和一輸出端，所述分壓電路的輸入端與所述輸入結(jié)點(diǎn)連接。
15.如權(quán)利要求14所述的穩(wěn)壓電路，其特征在于，所述分壓電路還包括一串串連的二極管，該二極管串中的第一個(gè)二極管的輸入端與所述分壓電路的輸入端連接，該二極管串中的第一結(jié)點(diǎn)與所述分壓電路的輸出端連接。
16.如權(quán)利要求15所述的穩(wěn)壓電路，其特征在于，每一個(gè)二極管以一NMOS晶體管供給，所述NMOS晶體管具有一柵極，一源極和一漏極，所述柵極和所述漏極連接。
17.如權(quán)利要求14所述的穩(wěn)壓電路，其特征在于，所述電壓監(jiān)控支路包括一延時(shí)電路，所述延時(shí)電路具有一輸入端和一輸出端，所述延時(shí)電路的輸入端與所述分壓電路的輸出端連接。
18.如權(quán)利要求17所述的穩(wěn)壓電路，其特征在于，所述延時(shí)電路還包括一串串連的反相器，在所述反相器串中的第一個(gè)反相器的輸入端與所述分壓電路的輸出端連接，在所述反相器串中的最后一個(gè)反相器的輸出端與所述電壓跟蹤支路和所述電壓保持支路其中一個(gè)的輸入端連接。
全文摘要
一種穩(wěn)壓電路(11)，其接收一輸入訊號(hào)(450)和提供一輸出訊號(hào)(600)，該輸入訊號(hào)被固定在內(nèi)部電路所要求的給定電壓。本發(fā)明所揭示的穩(wěn)壓電路包括多條支路，所述支路包括一電壓跟蹤支路(500)，其中當(dāng)輸入電壓開始由零伏升高時(shí)，輸出電壓跟蹤輸入電壓而不會(huì)有電壓降。如果輸入電壓增至內(nèi)部電壓所要求的電壓，電壓跟蹤支路(500)使輸出電壓固定保持在所要求的電壓。如果輸入電壓進(jìn)一步增至一較高電壓，電壓跟蹤支路(500)被截止，而多條電壓保持支路(550，560，570)的其中一條加以控制以使輸出電壓保持在內(nèi)部電路所要求的電壓。
文檔編號(hào)G05F1/10GK1430742SQ01810120
公開日2003年7月16日 申請(qǐng)日期2001年4月20日 優(yōu)先權(quán)日2000年6月1日
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