專利名稱：半導體集成電路的制作方法
技術領域：
本發(fā)明涉及半導體集成電路，特別涉及具備基準電壓發(fā)生電路的半導體集成電路。
背景技術：
在混合安裝有數(shù)字電路模塊和消耗電力比較多的模擬電路模塊的系統(tǒng)LSI中，降低模擬電路模塊的電力成為重要的課題。特別在便攜設備中這種要求較強，要求對應于使用狀態(tài)適時地使安裝的模擬電路模塊的電源開關，降低消耗電力。例如，在包含通信的發(fā)送接收的系統(tǒng)中，在發(fā)送時使接收電路停止，在接收時使發(fā)送電路停止。
圖10展示了包含在這樣的系統(tǒng)中的現(xiàn)有半導體集成電路的框圖。801表示產生作為基準的電壓的基準電壓發(fā)生電路，802表示使用在基準電壓發(fā)生電路801中產生的基準電壓而動作的模擬電路，803表示使基準電壓發(fā)生電路801的輸出電壓穩(wěn)定的基準電壓穩(wěn)定電容。對于Pdn，在待機信號為H時基準電壓發(fā)生電路801和模擬電路802的電路關閉，在L時打開。在基準電壓發(fā)生電路801的輸出中通過基準電壓穩(wěn)定電容803使Vr穩(wěn)定(例如專利文獻1)。圖11是表示在待機信號變?yōu)镠、L時的Vr的電壓變化的波形圖。tr表示到Vr發(fā)出穩(wěn)定的基準電壓Vr0為止的恢復時間。這樣，在現(xiàn)有例子中，從待機到正常動作為止，向基準電壓穩(wěn)定電容803充電所花費的時間tr，恢復時間延遲了。
專利文獻1專利第3080015號公報(第3、第4頁，第1、3圖)在以上所示的現(xiàn)有的半導體集成電路中，在待機恢復后，到基準電壓Vr成為穩(wěn)定的基準電壓Vr0為止花費時間，不能滿足從系統(tǒng)要求的恢復時間。特別在基準電壓穩(wěn)定電容803大的電路中，向電容充電的時間長，恢復時間tr非常大。
發(fā)明內容
本發(fā)明就是為了解決上述課題而提出的，其目的在于提供在模擬電路等功能電路的低消耗電力化的同時，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間的半導體集成電路。
為了解決上述問題，本發(fā)明的權利要求1記載的半導體集成電路是具備產生作為基準的電壓的基準電壓發(fā)生電路；使用該基準電壓發(fā)生電路的輸出電壓而動作的功能電路，并將使該輸出電壓穩(wěn)定的基準電壓穩(wěn)定電容連接到上述基準電壓發(fā)生電路的輸出端子的半導體集成電路，其中在待機時，上述功能電路的動作停止，上述基準電壓發(fā)生電路繼續(xù)動作。
由此，由于在解除了待機時，沒有必要對基準電壓穩(wěn)定電容再充電，所以在降低模擬電路等功能電路的消耗電力的同時，能夠縮短到模擬電路通常動作為止的恢復時間。
另外，本發(fā)明的權利要求2記載的半導體集成電路是在權利要求1記載的半導體集成電路中，上述基準電壓發(fā)生電路在待機時，使消耗電流僅減少希望的量。
由此，由于基準電壓穩(wěn)定電容不完全放電，所以能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，另外，能夠謀求待機時的進一步低消耗電力化。
另外，本發(fā)明的權利要求3記載的半導體集成電路是在權利要求2記載的半導體集成電路中，上述基準電壓發(fā)生電路在待機時，切換電流源而減少消耗電流。
由此，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，并謀求待機時的進一步低消耗電力化。
另外，本發(fā)明的權利要求4記載的半導體集成電路是在權利要求2記載的半導體集成電路中，上述基準電壓發(fā)生電路在待機時，輸出與通常動作時相同的電壓。
由此，在能夠謀求待機時的低消耗電力化的同時，能夠進一步縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間。
另外，本發(fā)明的權利要求5記載的半導體集成電路是在權利要求2記載的半導體集成電路中，上述基準電壓發(fā)生電路是將N(N是2或2以上的自然數(shù))個并聯(lián)連接的電流源和N個并聯(lián)連接的電阻性負載連接到該基準電壓發(fā)生電路的輸出端子的電路，在待機時，分別將該N個電流源和電阻性負載中的各個M(M是1或1以上的自然數(shù))個電流源和電阻性負載從上述輸出端子分離。
由此，輸出端子電壓與通常動作時一樣，由于在解除了的待機的情況下，沒有必要對基準電壓穩(wěn)定電容進行再充電，所以能夠縮短到模擬電路正常動作為止的時間，同時能夠謀求進一步減少待機時的電力消耗。
另外，本發(fā)明的權利要求6記載的半導體電路是在權利要求5所記載的半導體集成電路中，將上述電阻性負載設置為三極管。
由此，使用三極管，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，謀求進一步減小待機時的消耗電力。
另外，本發(fā)明的權利要求7記載的半導體集成電路是在權利要求1所記載的半導體集成電路中，上述基準電壓發(fā)生電路具備能夠輸入時鐘信號的時鐘輸入端子、與輸入的時鐘信號的頻率成比例地改變電流值的時鐘頻率依存電流源，在待機時，通過減小時鐘頻率，使上述時鐘頻率依存電流源的消耗電流僅減少希望的量。
由此，通過改變時鐘頻率，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，謀求進一步減小待機時的消耗電力，同時能夠減少電流源的個數(shù)，因而能夠縮小電路規(guī)模。
另外，本發(fā)明的權利要求8記載的半導體集成電路是在權利要求7所記載的半導體集成電路中，上述基準電壓發(fā)生電路將N(N為2或2以上的自然數(shù))個并聯(lián)連接的電阻性負載連接到該基準電壓發(fā)生電路的輸出端子，在待機時，將上述N個電阻性負載中的M(M是1或1以上的自然數(shù))個電阻性負載從輸出端子分離。
由此，輸出端子與通常動作時一樣，在解除了待機的情況下也不需要對基準電壓穩(wěn)定電容進行再充電，因此能夠縮短到模擬電路通常動作為止的時間，同時能夠謀求進一步降低待機時的電力消耗。
另外，本發(fā)明的權利要求9記載的半導體集成電路是在權利要求8所記載的半導體集成電路中，將上述電阻性負載設置為三極管。
由此，使用三極管，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，謀求進一步減小待機時的消耗電力。
另外，本發(fā)明的權利要求10記載的半導體集成電路是在權利要求7到9中的任意一個所記載的半導體集成電路中，上述基準電壓發(fā)生電路具備減小輸入的時鐘頻率的分頻器，在通常動作時，不經由上述分頻器向上述頻率依存電流源輸入時鐘信號，在待機時，經由上述分頻器向上述頻率依存電流源輸入時鐘信號。
由此，通過輸入一定頻率的時鐘信號，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，另外，能夠謀求進一步降低待機時的消耗電力，能夠簡單地進行系統(tǒng)設計。
圖1是本發(fā)明的實施例1的半導體集成電路。
圖2是本發(fā)明的實施例1的基準電壓發(fā)生電路的輸出電壓波形圖。
圖3是本發(fā)明的實施例2的半導體集成電路。
圖4是本發(fā)明的實施例2的基準電壓發(fā)生電路的輸出電壓波形圖。
圖5是本發(fā)明的實施例3的基準電壓發(fā)生電路。
圖6是本發(fā)明的實施例4的基準電壓發(fā)生電路。
圖7是本發(fā)明的實施例5的半導體集成電路。
圖8是本發(fā)明的實施例6的基準電壓發(fā)生電路。
圖9是本發(fā)明的實施例7的基準電壓發(fā)生電路。
圖10是現(xiàn)有的半導體集成電路。
圖11是現(xiàn)有的半導體集成電路的基準電壓發(fā)生電路的輸出電壓波形圖。
具體實施例方式
以下，參照
本發(fā)明的實施例。
(實施例1)圖1(a)展示了本發(fā)明的實施例1的半導體集成電路。在圖1(a)中，101是產生作為基準的電壓的基準電壓發(fā)生電路。102是使用基準電壓發(fā)生電路101的輸出電壓Vr而動作的模擬電路。103是使基準電壓發(fā)生電路101的輸出電壓Vr穩(wěn)定的基準電壓穩(wěn)定電容。
在本實施例1中，基準電壓發(fā)生電路101的輸出端子輸入到模擬電路102，模擬電路102使用基準電壓發(fā)生電路101的輸出電壓Vr進行動作。進而，為了使輸出電壓Vr穩(wěn)定，在基準電壓發(fā)生電路101的輸出端子和地之間連接了基準電壓穩(wěn)定電容103。所以，待機信號Pdn不輸入到基準電壓發(fā)生電路，而輸入到模擬電路102，在H時模擬電路102關閉(off)，在L時打開(on)。
圖1(b)展示了本發(fā)明的實施例1相關的半導體集成電路的基準電壓發(fā)生電路101，在圖1(b)中，基準電壓發(fā)生電路101由電流源IBIAS1和電阻元件RES1構成。電流源IBIAS1的輸出與電阻元件RES1的一個端子連接，同時還與基準電壓發(fā)生電路101的輸出端子104連接。電阻元件RES1的另一個端子與地連接。
接著，說明本發(fā)明的實施例1相關的半導體集成電路的動作。
在待機時，基準電壓發(fā)生電路101繼續(xù)動作，而輸入了待機信號Pdn的模擬電路102停止，謀求節(jié)省電力。這時，不向基準電壓發(fā)生電路101輸入待機信號Pdn，該基準電壓發(fā)生電路101不停止，因此，如圖2的輸出電壓波形所示的那樣，在待機信號為H時，即在待機時輸出電壓Vr不變化，積蓄在基準電壓穩(wěn)定電容103中的電荷不放電。
由此，在待機信號為L時，即在解除了待機的情況下，也不需要對基準電壓穩(wěn)定電容103進行再充電，因而能夠縮短到模擬電路正常動作為止的時間。
如上所述，實施例1相關的半導體集成電路在待機時，基準電壓發(fā)生電路101的電壓也不減少，在解除了待機后，不需要對基準電壓穩(wěn)定電容103進行充電，能夠降低模擬電路102的消耗電力，同時能夠能夠謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，另外，在本實施例中，將基準電壓穩(wěn)定電容連接在基準電壓發(fā)生電路的輸出端子和地之間，但在連接在輸出端子和電源之間的情況下也能得到同樣的效果。進而，基準電壓穩(wěn)定電容也可以不連接到基準電壓發(fā)生電路的輸出端子上。
(實施例2)本發(fā)明的實施例2相關的半導體集成電路為了縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間并降低消耗電力，而在輸入了待機信號時，使基準電壓發(fā)生電路的消耗電流比通常動作時僅減少希望的量。
圖3(a)是展示本發(fā)明的實施例2相關的半導體集成電路的圖。
在圖3(a)中，201是產生作為基準的電壓的基準電壓發(fā)生電路。102是使用基準電壓發(fā)生電路201的輸出電壓Vr而動作的模擬電路。103是使基準電壓發(fā)生電路201的輸出電壓Vr穩(wěn)定的基準電壓穩(wěn)定電容。
然后，在本實施例2中，基準電壓發(fā)生電路201的輸出端子輸入到模擬電路102。模擬電路102使用基準電壓發(fā)生電路201的輸出電壓Vr而動作。進而，為了穩(wěn)定輸出電壓Vr，在基準電壓發(fā)生電路201的輸出端子和地之間連接了基準電壓穩(wěn)定電容103。然后，將待機信號Pdn輸入到基準電壓發(fā)生電路201和模擬電路102，在H時基準電壓發(fā)生電路201和模擬電路102關閉(off)，在L時打開(on)。這時，基準電壓發(fā)生電路201構成為在輸入了待機信號時僅降低希望量的消耗電力。另外，這時也可以構成為基準電壓發(fā)生電路201具備消耗電流不同的多個電流源，在待機時切換為消耗電流小的電流源，減少消耗電流。另外，這時降低的消耗電流的量可以是能夠滿足從系統(tǒng)要求的恢復時間的量。
圖3(b)是展示本實施例2的半導體集成電路的基準電壓發(fā)生電路的圖，在圖中，基準電壓發(fā)生電路201由2個電流源IBIAS1、IBIAS2、1個開關SWA1、1個電阻元件RES1構成。電流源IBIAS1的輸出與電阻元件RES1的一個端子連接，同時，還與基準電壓發(fā)生電路201的輸出端子104連接。電流源IBIAS2的輸出經由開關SWA1與電阻元件RES1的一個端子連接，同時還與基準電壓發(fā)生電路201的輸出端子104連接。電阻元件RES1的另一個端子與地連接。
接著，說明本發(fā)明的實施例2相關的半導體集成電路的動作。
在通常動作時，開關SWA1閉合，來自電流源IBIAS1、IBIAS2的電流流過電阻元件RES1，由此產生輸出端子電壓Vr。
在待機時，向基準電壓發(fā)生電路201和模擬電路102輸入待機信號Pdn，模擬電路102停止，基準電壓發(fā)生電路201通過打開開關SWA1使電流源IBIAS2關閉。另一方面，由電流源IBIAS1和電阻元件RES1構成的電路在待機時繼續(xù)動作。由此，使基準電壓發(fā)生電路201在比通常動作時小的消耗電流下動作，降低輸出電壓。這時，如圖4的輸出電壓波形圖所示，在待機信號為H時，即在待機時輸出電壓Vr下降，積蓄在基準電壓穩(wěn)定電容103中的電荷被釋放一部分，但并不完全放電，在待機信號為L時，即在解除了待機的情況下，一邊對基準電壓穩(wěn)定電容103進行充電，一邊在恢復時間tr內，使輸出電壓恢復到通常動作時的電壓。由此，由于沒有必要從初始狀態(tài)開始對基準電壓穩(wěn)定電容103進行再充電，所以能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，能夠謀求進一步減少待機時的消耗電力。
另外，在本實施例2中，記述了在待機時基準電壓發(fā)生電路201的消耗電流減少輸出電壓Vr下降的情況，但即使在消耗電流減少輸出電壓Vr不變的情況下，也能夠進一步縮短從待機狀態(tài)到通?；謴蜖顟B(tài)的恢復時間。
如上所述，本實施例2相關的半導體集成電路在待機時，模擬電路102停止，減少基準電壓發(fā)生電路201的消耗電力，因此，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，進一步降低待機時的消耗電力。
(實施例3)本發(fā)明的實施例3相關的半導體集成電路為了謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、降低待機時的消耗電力，而在實施例2的基準電壓發(fā)生電路中具備N個(N為2或2以上的自然數(shù))并聯(lián)連接的電流源、N個并聯(lián)連接的電阻負載，在待機時，分別將該N個電流源以及電阻性負載中的、各自的M個(M為1或1以上的自然數(shù))電流源和電阻性負載分離。
圖5是展示本發(fā)明的實施例3的半導體集成電路的基準電壓發(fā)生電路的圖。
在圖5中，基準電壓發(fā)生電路301由N個電流源IBIAS1～IBIASn、分別為N個的開關SWA2～SWAn、SWB2～SWBn、N個電阻元件RES1～RESn構成。電流源IBIAS1的輸出與電阻元件RES1的一個端子連接，同時還與基準電壓發(fā)生電路301的輸出端子104連接。電阻元件RES1的另一個端子與地連接。
電流源IBIAS2的輸出經由開關SWA2與輸出端子104連接。另外，一端與地連接的電阻元件RES2經由開關SWB2與輸出端子104連接。以下，到IBIASn和RESn為止重復相同的連接。另外，在本實施例3中，電流源IBIAS1～IBIASn的各個電流值是相同的，另外，電阻元件RES1～RESn的各個電阻值是相同的。
接著，說明本發(fā)明的實施例3相關的半導體集成電路的動作。
在通常動作時，開關SWA2～SWAn和SWB2～SWBn是閉合的，來自電流源IBIAS1～IBIASn的電流流過電阻元件RES1～RESn，由此產生輸出端子電壓Vr。
在待機時，通過接收待機信號，打開開關SWA2～SWAn和SWB2～SWBn，從而電流源IBIAS2～IBIASn關閉，另外使電流不流過電阻元件RES2～RESn。另一方面，由電流源IBIAS1和電阻元件RES1構成的電路在待機時也繼續(xù)動作。在該情況下，電流源的電流成為通常動作時的1/n，電阻元件的電阻值成為n倍，因此輸出端子電壓與通常動作時一樣。所以，與圖2所示的輸出電壓波形圖一樣，在待機時輸出電壓Vr不變化，積蓄在基準電壓穩(wěn)定電容103中的電荷不變化。
由此，由于在解除了待機的情況下，沒有必要對基準電壓穩(wěn)定電容103進行再充電，所以能夠縮短到模擬電路進行通常動作為止的時間。
如上所述，本發(fā)明的實施例3相關的半導體集成電路在基準電壓發(fā)生電路301中具備N個電流源IBIAS和N個電阻性負載RES，在待機時，分別分離該N個電流源和電阻性負載中的、各自的M個電流源和電阻性負載RES，因此能夠進一步降低待機時的消耗電力，同時由于輸出端子電壓與通常動作時一樣，所以能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間。
(實施例4)本發(fā)明的實施例4相關的半導體集成電路為了謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、降低待機時的消耗電力，而在實施例2的基準電壓發(fā)生電路中具備N個(N為2或2以上的自然數(shù))并聯(lián)連接的電流源、作為電阻性負載的N個并聯(lián)連接的三極管，在待機時，分別將該N個電流源以及三極管中的、各自的M個(M為1或1以上的自然數(shù))電流源和三極管分離。
圖6是展示本發(fā)明的實施例4的半導體集成電路的圖。在實施例3中作為電阻性負載使用了電阻元件，但在此展示將三極管作為電阻性負載使用的情況。
在圖6中，基準電壓發(fā)生電路401由電流源IBIAS1～IBIASn和開關SWA2～SWAn、SWB2～SWBn、N通道三極管NTR1～NTRn構成。電流源IBIAS1的輸出與N通道三極管NTR1的漏極端子和柵端子連接，同時還與基準電壓發(fā)生電路401的輸出端子104連接。另外，電流源IBIAS2的輸出經由開關SWA2與輸出端子104連接，N通道三極管NTR2的漏極端子經由SWB2與輸出端子104連接，同時N通道三極管NTR2的柵電壓還與輸出端子104連接。以下，到IBIASn、NTRn為止重復相同的連接。另外，在本實施例中，電流源IBIAS1～IBIASn各自的電流值相同，三極管NTR1～NTRn的各通道的大小相同。
接著，說明本發(fā)明的實施例4相關的半導體集成電路的動作。
在通常動作時，開關SWA2～SWAn和SWB2～SWBn閉合。這時，由于N通道三極管NTR1～NTRn發(fā)揮電阻性負載的功能，所以流過來自電流源IBIAS1～IBIASn的電流，因而產生輸出端子電壓Vr。
在待機時，接收待機信號，通過打開開關SWA2～SWAn和SWB2～SWBn，從而電流源IBIAS2～IBIASn關閉，另外，電流不流過作為電阻性負載的N通道三極管NTR2～NTRn。另一方面，由電流源IBIAS1和作為電阻性負載的N通道三極管NTR1構成的電路在待機時也繼續(xù)動作。在該情況下，電流源的電流成為通常動作時的1/n，N通道三極管的大小成為1/n倍，因此輸出端子電壓與通常動作時一樣。所以，與圖2所示的輸出電壓波形圖一樣，在待機時輸出電壓Vr不變化，積蓄在基準電壓穩(wěn)定電容103中的電荷不變化。
由此，由于在解除了待機的情況下，沒有必要對基準電壓穩(wěn)定電容103進行再充電，所以能夠縮短到模擬電路進行通常動作為止的時間。
如上所述，本發(fā)明的實施例4相關的半導體集成電路在基準電壓發(fā)生電路401中具備N(N為2或2以上的自然數(shù))個電流源和N個作為電阻性負載的三極管，在待機時，分別分離該N個電流源和三極管中的、各自的M(M為1或1以上的自然數(shù))個電流源和三極管，因此能夠進一步降低待機時的消耗電力，同時由于輸出端子電壓與通常動作時一樣，所以能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間。
(實施例5)本發(fā)明的實施例5相關的半導體集成電路為了謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、降低待機時的消耗電力，同時謀求縮小電路規(guī)模，而在基準電壓發(fā)生電路中具備能夠輸入時鐘信號的時鐘輸入端子、與該輸入的時鐘信號的時鐘頻率成比例地改變電流值的時鐘頻率依存電流源，在待機時減小時鐘頻率，使消耗電流僅減少希望的量。
圖7(a)展示了本發(fā)明的實施例5的半導體集成電路，圖7(b)展示了基準電壓發(fā)生電路。
在圖7(a)中，502是向基準電壓發(fā)生電路501輸入時鐘信號的時鐘輸入端子。另外，基準電壓發(fā)生電路如圖7(b)所示那樣，具備與輸入的時鐘信號的時鐘頻率成比例地改變電流值的時鐘頻率依存電流源503。
然后，基準電壓發(fā)生電路501的輸出端子與模擬電路102連接，模擬電路102使用基準電壓發(fā)生電路501的輸出端子電壓Vr進行動作。進而，為了穩(wěn)定輸出電壓Vr，在基準電壓發(fā)生電路501的輸出端子和地之間連接了基準電壓穩(wěn)定電容103。然后，將待機信號Pdn輸入到基準電壓發(fā)生電路501和模擬電路102。
接著，說明本發(fā)明的實施例5相關的半導體集成電路的動作。
在待機時，模擬電路102停止而謀求節(jié)省電力，同時降低時鐘信號CLK的頻率，減少時鐘頻率依存電流源503的電流值。這時，與圖4所示的輸出電壓波形圖一樣，在待機時輸出電壓Vr降低，積蓄在基準電壓穩(wěn)定電容103中的一部分電荷放電，但由于基準電壓發(fā)生電路501不停止，所以積蓄在基準電壓穩(wěn)定電容103中的電荷并不完全放電。另外，這時的時鐘頻率依存電流源的電流值可以是能夠滿足從系統(tǒng)要求的恢復時間的值。
在解除了待機的情況下，一邊對基準電壓穩(wěn)定電容103進行充電，一邊與圖4一樣，在恢復時間tr內使輸出電壓恢復到通常動作時的電壓。由此，沒有必要從初始狀態(tài)開始對基準電壓穩(wěn)定電容103進行再充電，因此能夠縮短到模擬電路進行通常動作為止的時間。
如上所述，本發(fā)明的實施例5相關的半導體集成電路具備能夠輸入時鐘信號的時鐘輸入端子502、與輸入的時鐘信號的頻率成比例地改變電流值的時鐘頻率依存電流源503，通過在待機時降低輸入的時鐘頻率，使消耗電流僅減少希望的量，因此能夠謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、節(jié)省基準電壓發(fā)生電路的電力。
另外，通過使用時鐘頻率依存電流源，能夠減少電流源的個數(shù)，能夠縮小電路規(guī)模。
(實施例6)本發(fā)明的實施例6相關的半導體集成電路為了謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、節(jié)省待機時的基準電壓發(fā)生電路的電力，而在實施例5相關的半導體集成電路的基準電壓發(fā)生電路中具備N(N為2或2以上的自然數(shù))個并聯(lián)連接的電阻性負載，在待機時，減小時鐘頻率，分離N個電阻性負載中的M(M為1或1以上的自然數(shù))個電阻性負載。
圖8展示了本發(fā)明的實施例6相關的半導體集成電路的基準電壓發(fā)生電路。省略與實施例5相同部分的說明。
在圖8中，在基準電壓發(fā)生電路601中，具備N個電阻元件RES1～RESn、在待機時分離RES2～RESn的電阻元件和輸出端子的N個開關SWB2～SWBn。
接著，說明本發(fā)明的實施例6相關的半導體集成電路的動作。
在通常動作時，開關SWB2～SWBn閉合，通過在電阻元件RES1～RESn中流過頻率依存電流源503的電流，從而產生輸出端子電壓Vr。
在待機時，接收待機信號，打開開關SWB2～SWBn，將電阻元件RES2～RESn從輸出端子104分離，同時將通常動作時的時鐘頻率的1/n的頻率的時鐘信號輸入到時鐘輸入端子502。在該情況下，時鐘頻率依存電流源503的電流成為通常動作時的1/n，由于電阻元件的電阻值成為n倍，所以輸出端子電壓與通常動作時一樣。所以，與圖2所示的電壓波形圖一樣，在待機時輸出電壓Vr也不變化，積蓄在基準電壓穩(wěn)定電容103中的電荷不變化。
由此，由于在解除了待機的情況下，沒有必要從初始狀態(tài)開始對基準電壓穩(wěn)定電容103進行再充電，所以能夠縮短到模擬電路進行通常動作為止的時間。
如上所述，本發(fā)明的實施例6相關的半導體集成電路具備能夠輸入時鐘信號的時鐘輸入端子、與輸入的時鐘頻率成比例地輸出消耗電流的電流值的時鐘頻率依存電流源、N個電阻元件，在待機時，從輸出端子分離N個電阻性元件中的M個電阻性元件，因此能夠縮小電路規(guī)模，同時能夠謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、進一步減少待機時的消耗電力。
另外，在本實施例6中，展示了使用電阻元件的情況的例子，但作為電阻性負載也可以使用三極管。
(實施例7)本發(fā)明的實施例7相關的半導體集成電路為了謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、節(jié)省待機時的基準電壓發(fā)生電路的電力，同時簡化系統(tǒng)設計，而在實施例5或6相關的半導體集成電路的基準電壓發(fā)生電路中具備從輸入的時鐘信號中輸出其頻率的1/N的頻率的分頻器，在待機時，通過分頻器使輸入的時鐘信號的頻率成為1/N的頻率并輸出，在時鐘頻率依存電流源中改變電流。
圖9是展示本發(fā)明的實施例7相關的半導體集成電路的基準電壓發(fā)生電路的圖。省略與實施例6相同的部分的說明。
在圖9中，在基準電壓發(fā)生電路701中設置了使輸入的時鐘信號的頻率成為1/n的頻率的分頻器702、進行分頻器702的連接切換的開關SWC1～SWC3。
接著，說明本發(fā)明的實施例7相關的半導體集成電路的動作。
在通常動作時，開關SWC1和SWB2～SWBn閉合，通過從時鐘頻率依存電流源503向電阻性負載RES1～RESn流過依存于輸入到時鐘輸入端子502中的時鐘信號的頻率的電流，從而產生輸出端子電壓Vr。
在待機時，接收待機信號，通過打開開關SWC1并閉合SWC2、SWC3，輸入到時鐘輸入端子502的時鐘信號通過分頻器702輸入到時鐘頻率依存電流源503。同時，開關SWB2～SWBn打開，將電阻元件RES2～RESn從輸出端子104分離。由此，頻率依存電流源503的電流成為通常動作的1/n，由于電阻元件的電阻值成為n倍，所以輸出端子電壓與通常動作時一樣。因而，與圖2所示的輸出電壓波形圖一樣，在待機時輸出電壓Vr也不變化，積蓄在基準電壓穩(wěn)定電容103中的電荷不變化。
由此，由于在解除了待機的情況下，沒有必要對基準電壓穩(wěn)定電容103進行再充電，所以能夠縮短到模擬電路進行通常動作為止的時間。
如上所述，本發(fā)明的實施例7相關的半導體集成電路具備能夠輸入時鐘信號的時鐘輸入端子、與輸入的時鐘頻率成比例地輸出消耗電流的電流值的時鐘頻率依存電流源、使輸入的時鐘信號的頻率成為1/N的頻率的分頻器、N個電阻元件，在待機時，通過分頻器使從時鐘輸入端子輸入的時鐘信號的頻率成為1/N，在時鐘頻率依存電流源中與該時鐘信號的頻率對應地改變電流值，因此能夠謀求縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、進一步減少待機時的消耗電力。
另外，通過使用分頻器，沒有必要改變從外部輸入的時鐘的頻率，因此能夠簡化系統(tǒng)設計。
另外，在本實施例7中，展示了使用電阻元件的情況的例子，但作為電阻性負載也可以使用三極管。
如上所述，根據(jù)本發(fā)明的權利要求1記載的半導體集成電路，是具備產生作為基準的電壓的基準電壓發(fā)生電路；使用該基準電壓發(fā)生電路的輸出電壓而動作的功能電路，并將使該輸出電壓穩(wěn)定的基準電壓穩(wěn)定電容連接到上述基準電壓發(fā)生電路的輸出端子的半導體集成電路，其中在待機時，上述功能電路的動作停止，上述基準電壓發(fā)生電路繼續(xù)動作，由此，由于在解除了待機時，沒有必要對基準電壓穩(wěn)定電容再充電，所以具有能夠縮短到模擬電路通常動作為止的恢復時間的效果。
另外，根據(jù)本發(fā)明的權利要求2記載的半導體集成電路，在權利要求1記載的半導體集成電路中，上述基準電壓發(fā)生電路在待機時，使消耗電流僅減少希望的量。由此，由于基準電壓穩(wěn)定電容不完全放電，所以能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，另外，具有能夠謀求待機時的進一步低消耗電力化的效果。
根據(jù)本發(fā)明的權利要求3記載的半導體集成電路，在權利要求2記載的半導體集成電路中，上述基準電壓發(fā)生電路在待機時，切換電流源而減少消耗電流。由此，具有能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，并謀求待機時的進一步低消耗電力化的效果。
另外，本發(fā)明的權利要求4記載的半導體集成電路是在權利要求2記載的半導體集成電路中，上述基準電壓發(fā)生電路在待機時，輸出與通常動作時相同的電壓。由此，具有在能夠謀求待機時的低消耗電力化的同時，能夠進一步縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間的效果。
另外，根據(jù)本發(fā)明的權利要求5記載的半導體集成電路，在權利要求2記載的半導體集成電路中，上述基準電壓發(fā)生電路是將N(N是2或2以上的自然數(shù))個并聯(lián)連接的電流源和N個并聯(lián)連接的電阻性負載連接到該基準電壓發(fā)生電路的輸出端子的電路，在待機時，分別將該N個電流源和電阻性負載中的各自的M(M是1或1以上的自然數(shù))個電流源和電阻性負載從上述輸出端子分離。由此，在能夠謀求進一步減少待機時的消耗電力的同時，輸出端子電壓與通常動作時一樣，由于在解除了待機的情況下，也沒有必要對基準電壓穩(wěn)定電容進行再充電，所以具有能夠縮短到模擬電路正常動作為止的時間的效果。
另外，根據(jù)本發(fā)明的權利要求6記載的半導體電路，是在權利要求5所記載的半導體集成電路中，將上述電阻性負載設置為三極管。由此，使用三極管，具有能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，謀求進一步減小待機時的消耗電力的效果。
另外，根據(jù)本發(fā)明的權利要求7記載的半導體集成電路，在權利要求1所記載的半導體集成電路中，上述基準電壓發(fā)生電路具備能夠輸入時鐘信號的時鐘輸入端子、與輸入的時鐘信號的頻率成比例地改變電流值的時鐘頻率依存電流源，在待機時，通過減小時鐘頻率，使上述時鐘頻率依存電流源的消耗電流僅減少希望的量。由此，具有以下效果通過改變時鐘頻率，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，謀求進一步減小待機時的消耗電力，同時能夠縮小電路規(guī)模。
另外，根據(jù)本發(fā)明的權利要求8記載的半導體集成電路，在權利要求7所記載的半導體集成電路中，上述基準電壓發(fā)生電路將N(N為2或2以上的自然數(shù))個并聯(lián)連接的電阻性負載連接到該基準電壓發(fā)生電路的輸出端子，在待機時，將上述N個電阻性負載中的M(M是1或1以上的自然數(shù))個電阻性負載從輸出端子分離。由此，具有以下效果在能夠進一步減少待機時的消耗電力的同時，由于輸出端子電壓與通常動作時一樣，所以在解除了待機的情況下也不需要對基準電壓穩(wěn)定電容進行再充電，能夠縮短到模擬電路通常動作為止的時間。
另外，根據(jù)本發(fā)明的權利要求9記載的半導體集成電路，在權利要求8所記載的半導體集成電路中，將上述電阻性負載設置為三極管。由此，使用三極管，具有能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間，謀求進一步減小待機時的消耗電力的效果。
另外，根據(jù)本發(fā)明的權利要求10記載的半導體集成電路，在權利要求7到9中的任意一個所記載的半導體集成電路中，上述基準電壓發(fā)生電路具備減小輸入的時鐘頻率的分頻器，在通常動作時，不經由上述分頻器向上述頻率依存電流源輸入時鐘信號，在待機時，經由上述分頻器向上述頻率依存電流源輸入時鐘信號。由此，具有以下效果通過輸入一定頻率的時鐘信號，能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間、謀求進一步降低待機時的消耗電力，同時能夠簡化系統(tǒng)的設計。
權利要求
1.一種半導體集成電路，具備產生作為基準的電壓的基準電壓發(fā)生電路；使用該基準電壓發(fā)生電路的輸出電壓而動作的功能電路，并將使該輸出電壓穩(wěn)定的基準電壓穩(wěn)定電容連接到上述基準電壓發(fā)生電路的輸出端子，其特征在于在待機時，上述功能電路的動作停止，上述基準電壓發(fā)生電路繼續(xù)動作。
2.根據(jù)權利要求1記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路在待機時，使消耗電流僅減少希望的量。
3.根據(jù)權利要求2記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路在待機時，通過切換電流源而減少消耗電流。
4.根據(jù)權利要求2記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路在待機時，輸出與通常動作時相同的電壓。
5.根據(jù)權利要求2記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路是將N個并聯(lián)連接的電流源和N個并聯(lián)連接的電阻性負載連接到該基準電壓發(fā)生電路的輸出端子的電路，其中，N是2或2以上的自然數(shù)，在待機時，分別將該N個電流源和電阻性負載中的各自的M個電流源和電阻性負載從上述輸出端子分離，其中，M是1或1以上的自然數(shù)。
6.根據(jù)權利要求5所記載的半導體集成電路，其特征在于將上述電阻性負載設置為三極管。
7.根據(jù)權利要求1所記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路具備能夠輸入時鐘信號的時鐘輸入端子、與輸入的時鐘信號的頻率成比例地改變電流值的時鐘頻率依存電流源，在待機時，通過減小時鐘頻率，使上述時鐘頻率依存電流源的消耗電流僅減少希望的量。
8.根據(jù)權利要求7所記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路將N個并聯(lián)連接的電阻性負載連接到該基準電壓發(fā)生電路的輸出端子，其中，N為2或2以上的自然數(shù)，在待機時，將上述N個電阻性負載中的M個電阻性負載從輸出端子分離，其中，M是1或1以上的自然數(shù)。
9.根據(jù)權利要求8所記載的半導體集成電路，其特征在于將上述電阻性負載設置為三極管。
10.根據(jù)權利要求7到9中的任意一個所記載的半導體集成電路，其特征在于上述基準電壓發(fā)生電路具備減小輸入的時鐘頻率的分頻器，在通常動作時，不經由上述分頻器向上述頻率依存電流源輸入時鐘信號，在待機時，經由上述分頻器向上述頻率依存電流源輸入時鐘信號。
全文摘要
本發(fā)明的半導體集成電路是具備產生作為基準的電壓的基準電壓發(fā)生電路、使用該輸出電壓而動作的功能電路，并將使該輸出電壓穩(wěn)定的基準電壓穩(wěn)定電容連接到上述基準電壓發(fā)生電路的輸出端子的半導體集成電路，提供一種能夠縮短從待機狀態(tài)到通常動作狀態(tài)的恢復時間的半導體集成電路。在待機狀態(tài)下，功能電路停止動作，但基準電壓發(fā)生電路避免完全停止，防止基準電壓穩(wěn)定電容放電。由此，在降低模擬電路等功能電路的消耗電力的同時，能夠實現(xiàn)從待機狀態(tài)到通常動作狀態(tài)的高速恢復。
文檔編號G05F1/56GK1550948SQ20041004313
公開日2004年12月1日 申請日期2004年5月13日 優(yōu)先權日2003年5月13日
發(fā)明者生駒平治, 稲垣善嗣, 岡浩二, 嗣 申請人:松下電器產業(yè)株式會社