專利名稱：電源裝置及具備其的電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適用于高速存儲(chǔ)裝置的推挽型電源裝置及具備該電源裝置并將其輸出用于終端用電源的電子設(shè)備。
背景技術(shù)：
近年來，隨著電子設(shè)備的高性能化，謀求數(shù)據(jù)傳輸速度更高速化的存儲(chǔ)裝置的開發(fā)正在盛行。其中，作為使與時(shí)鐘信號(hào)同步動(dòng)作的同步(synchronous)DRAM(SDRAM)數(shù)據(jù)傳輸速度高速化的方法，使數(shù)據(jù)傳輸與時(shí)鐘信號(hào)的上升沿和下降沿同步的DDR(Double Data Rate)同步DRAM(DDR-SDRAM)正在被實(shí)用化。
而且，在DDR-SDRAM中，為了該高速的數(shù)據(jù)傳輸，以使用終端(termination)用電源電壓和基準(zhǔn)電壓的高速，采用小振幅的接口(例如，專利文獻(xiàn)1)。圖4為表示該接口構(gòu)成的電子設(shè)備的部分電路圖。該電子設(shè)備49具有例如作為微型計(jì)算機(jī)的控制器51、DDR-SDRAM52、輸出終端用電源電壓(VTT)的終端用電源裝置50。控制器51和DDR-SDRAM52經(jīng)由接口用電阻53而通過信號(hào)線連接，該信號(hào)線和終端用電源裝置50的終端用電源(VTT)，在接口用電阻53的DDR-SDRAM52側(cè)的接點(diǎn)N1，通過接口用電阻54連接。
該例中，控制器51及DDR-SDRAM52的系統(tǒng)電源(VDD)設(shè)為2.5V，終端用電源電壓(VTT)和基準(zhǔn)電壓(VREF)設(shè)為1.25V，并且設(shè)接口用電阻53、54的電阻值相等。控制器51，其輸出電路61以CMOS形式構(gòu)成，作為高電平輸出2.5V、作為低電平輸出0V。該高及低電平電壓由接口用電阻53、54分壓，在連接點(diǎn)N1，分別小振幅化為1.875V、0.625V。該小振幅化后的信號(hào)，被輸入到DDR-SDRAM52的輸入信號(hào)差動(dòng)放大器62的非反相輸入端子，通過與輸入到反相輸入端子的基準(zhǔn)電壓(VREF)1.25V相比較，從而以高速度判斷是高電平還是低電平。
因此，為了實(shí)現(xiàn)以這樣的高速小振幅化信號(hào)的接口，需要輸出終端用電源電(VTT)和基準(zhǔn)電壓(VREF)的終端用電源裝置50。圖5示出用作該終端用電源裝置50的現(xiàn)有的電源裝置。該電源裝置101是所謂的推挽型，將終端用電源電壓(VTT)從終端用電源電壓輸出端子(VTT輸出端子)輸出、將基準(zhǔn)電壓(VREF)從基準(zhǔn)電壓輸出端子(VREF輸出端子)輸出。
該電源裝置101由以下部分構(gòu)成由電阻117、118分壓系統(tǒng)電源(VDD)的電壓后生成基準(zhǔn)電壓(VREF)，并通過緩沖放大器115輸出的基準(zhǔn)電壓生成電路106；連接到VTT輸出端子的PMOS型晶體管111及NMOS型晶體管112；和反饋輸入終端用電源電壓(VTT)，與基準(zhǔn)電壓(VREF)比較，以控制PMOS型晶體管111及NMOS型晶體管112的差動(dòng)放大器113。而且，使電阻117、118為相等的電阻值。
該基準(zhǔn)電壓生成電路106，系統(tǒng)電源即輸入電源(VDD)為2.5V，由電阻117、118分壓，作為基準(zhǔn)電壓(VREF)生成1.25V。而且，由差動(dòng)放大器113、PMOS型晶體管11、NMOS型晶體管112構(gòu)成的反饋環(huán)作用，以使終端用電源電壓(VTT)與該基準(zhǔn)電壓(VREF)一致。
專利文獻(xiàn)1特開2001-195884號(hào)公報(bào)這樣，該電源裝置101可輸出終端用電源電壓(VTT)和基準(zhǔn)電壓(VREF)。但是，這些電壓是位于輸入電源(VDD)的電壓和接地電位大致中央的中間電壓，由于使PMOS型晶體管111及NMOS型晶體管112都導(dǎo)通，故流過這些的貫通電流大，其結(jié)果，電源裝置101的耗電變大。
另外，在重負(fù)載時(shí)，為了提供充分的電流，在負(fù)載變化時(shí)，為高速進(jìn)行過渡響應(yīng)，需要提高PMOS型晶體管111的電流驅(qū)動(dòng)能力。但是，由于PMOS型晶體管111的電流能力是將其柵極電壓置于接地電位時(shí)，故存在界限。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述原因而進(jìn)行的，其目的在于，提供一種可在重負(fù)載時(shí)提供充分的電流，和在負(fù)載變化時(shí)高速進(jìn)行過渡響應(yīng)，并可謀求低耗電化的電源裝置及應(yīng)用其并對(duì)應(yīng)高性能化的電子設(shè)備。
為了解決上述課題，本發(fā)明涉及的電源裝置，是從輸出端子輸出輸出電源電壓的電源裝置，其特征在于，具有生成基準(zhǔn)電壓的基準(zhǔn)電壓生成電路；漏極連接到向輸出端子供電的輸入電源，源極連接到輸出端子的第1NMOS型晶體管；漏極連接到輸出端子，源極連接到接地電位的第2NMOS型晶體管；反饋輸入輸出電源電壓，并與從基準(zhǔn)電壓生成電路輸入的基準(zhǔn)電壓進(jìn)行比較，以分別控制第1、第2NMOS型晶體管的第1、第2差動(dòng)放大電路；上述第1、第2差動(dòng)放大電路，在輸出電源電壓上設(shè)定第1、第2NMOS型晶體管都截止的電壓范圍，以使所輸入的基準(zhǔn)電壓和輸出電源電壓之間具有輸入偏置電壓。
本發(fā)明涉及的電源裝置，是從輸出端子輸出輸出電源電壓的電源裝置，其特征在于，具有生成上側(cè)基準(zhǔn)電壓和下側(cè)基準(zhǔn)電壓的基準(zhǔn)電壓生成電路；漏極連接到向輸出端子供電的輸入電源，源極連接到輸出端子的第1NMOS型晶體管；漏極連接到輸出端子，源極連接到接地電位的第2NMOS型晶體管；反饋輸入輸出電源電壓，與下側(cè)基準(zhǔn)電壓進(jìn)行比較，以控制第1NMOS型晶體管的第1差動(dòng)放大電路；和反饋輸入輸出電源電壓，與上側(cè)基準(zhǔn)電壓進(jìn)行比較，以控制第2NMOS型晶體管的第2差動(dòng)放大電路，在上述輸出電源電壓上設(shè)定第1、第2NMOS型晶體管都截止的電壓范圍。
并且，這些電源裝置可為第1差動(dòng)放大電路的輸入電源比向輸出端子供電的輸入電源還高的電壓。
本發(fā)明涉及的電子設(shè)備，是具有上述任一電源裝置、和存儲(chǔ)裝置及控制器的電子設(shè)備，其特征在于，存儲(chǔ)裝置和控制器通過第1電阻用至少1根信號(hào)線連接，電源裝置的輸出端子作為終端用電源，通過第2電阻連接到信號(hào)線的存儲(chǔ)裝置側(cè)。
本發(fā)明的電源裝置，由于使連接到輸出端子的輸入電源側(cè)的晶體管為NMOS晶體管，故可在重負(fù)載時(shí)，提供充分的電流，在負(fù)載變化時(shí)，可高速進(jìn)行過渡響應(yīng)，而且，由于在第1、第2差動(dòng)放大電路中，在輸出電源電壓上設(shè)置第1、第2NMOS型晶體管都截止的電壓范圍，以使所輸入的基準(zhǔn)電壓和輸出電源電壓之間具有輸入偏置電壓，故可防止流過貫通電流，其結(jié)果，可降低耗電。而且，本發(fā)明的電子設(shè)備，通過采用該電源裝置，可實(shí)現(xiàn)以高速使信號(hào)小振幅化的接口，可對(duì)應(yīng)高性能化。


圖1是本發(fā)明實(shí)施方式涉及的電源裝置的電路圖。
圖2是同上的偏置電壓生成電路的電路圖。
圖3是本發(fā)明其它實(shí)施方式涉及的電源裝置的電路圖。
圖4是構(gòu)成以高速使信號(hào)小振幅化的接口的電子設(shè)備的部分電路圖。
圖5是背景技術(shù)的電源裝置的電路圖。
圖中1、2-電源裝置，6、7-基準(zhǔn)電壓生成電路，11-第1MNOS型晶體管，12-第2MNOS型晶體管，13-第1差動(dòng)放大電路，14-第2差動(dòng)放大電路，21-第1偏置電壓生成電路，22-第2偏置電壓生成電路，23-第1運(yùn)算放大器，24-第2運(yùn)算放大器，49-構(gòu)成高速小振幅接口的電子設(shè)備，50-終端用電源裝置，51-控制器，52-DDR-SDRAM，53、54-接口用電阻。
具體實(shí)施例方式
以下，參照

本發(fā)明在上述圖4中示出的電子設(shè)備中所用的實(shí)施方式。圖1是本發(fā)明實(shí)施方式的電源裝置1的電路圖。
電源裝置1是所謂的推挽型，將輸出電源電壓即終端用電源電壓(VTT)從終端用電源電壓輸出端子(VTT輸出端子)輸出，將基準(zhǔn)電壓(VREF)從基準(zhǔn)電壓輸出端子(VREF輸出端子)輸出。具有生成基準(zhǔn)電壓(VREF)的基準(zhǔn)電壓生成電路6；漏極連接到輸入電源(VTT_IN)、源極連接到VTT輸出端子的第1NMOS型晶體管11；漏極連接到VTT輸出端子、源極接地的第2NMOS型晶體管12；和反饋輸入終端用電源電壓(VTT)，與基準(zhǔn)電壓(VREF)比較，以分別控制第1、第2NMOS型晶體管11、12的第1、第2差動(dòng)放大電路13、14。因此，第1差動(dòng)放大電13、第1NMOS型晶體管11形成第1反饋環(huán)；第2差動(dòng)放大電路14、第2NMOS型晶體管12形成第2反饋環(huán)。而且，用于穩(wěn)定終端用電源電壓(VTT)的穩(wěn)定電容器(未圖示)連接在VTT輸出端子上。并且，該電源裝置1，為了靈活地對(duì)應(yīng)應(yīng)用其的電子設(shè)備，有3種輸入電源(VTT_IN、VDDQ、VCC)，但對(duì)這些具體的電壓在后面敘述。
基準(zhǔn)電壓生成電路6，由分壓輸入電源(VDDQ)的電壓、生成基準(zhǔn)電壓(VREF)的電阻17、18；和生成該基準(zhǔn)電壓(VREF)的緩沖放大器15構(gòu)成。電阻17、18為相等的電阻值?；鶞?zhǔn)電壓(VREF)從基準(zhǔn)電壓輸出端子VREF輸出端子輸出到外部，同時(shí)輸出到第1及第2差動(dòng)放大電路13、14。
第1差動(dòng)放大電路13，由第1偏置電壓生成電路21和第1運(yùn)算放大器23構(gòu)成。第1偏置電壓生成電路21，輸入由第1反饋環(huán)產(chǎn)生的終端用電源電壓(VTT)和基準(zhǔn)電壓生成電路6輸出的基準(zhǔn)電壓(VREF)，將偏置電壓相對(duì)地附加到終端用電源電壓(VTT)上。而且，在第1運(yùn)算放大器23中，附加了偏置電壓的終端用電源電壓(VTT)被輸入到反相輸入端子，基準(zhǔn)電壓(VREF)被輸入到非反相端子。因此，第1差動(dòng)放大電路13，以終端用電源電壓(VTT)與基準(zhǔn)電壓(VREF)相比僅低偏置電壓的電壓進(jìn)行平衡，輸出中心電壓。即，在終端用電源電壓(VTT)為比基準(zhǔn)電壓(VREF)還僅低偏置電壓的電壓以上時(shí)，第1NMOS型晶體管11截止。
第2差動(dòng)放大電路14，由第2偏置電壓生成電路22和第2運(yùn)算放大器24構(gòu)成。第2偏置電壓生成電路22，輸入由第2反饋環(huán)產(chǎn)生的終端用電源電壓(VTT)、和基準(zhǔn)電壓生成電路6輸出的基準(zhǔn)電壓(VREF)，將偏置電壓相對(duì)地附加到基準(zhǔn)電壓(VREF)上。而且，在第2運(yùn)算放大器24中，附加了偏置電壓的基準(zhǔn)電壓(VREF)被輸入到反相輸入端子，終端用電源電壓(VTT)被輸入到非反相端子。因此，第2差動(dòng)放大電路14，以終端用電源電壓(VTT)與基準(zhǔn)電壓(VREF)相比僅高偏置電壓的電壓進(jìn)行平衡，輸出中心電壓。即，在終端用電源電壓(VTT)為比基準(zhǔn)電壓(VREF)還僅高偏置電壓的電壓以下時(shí)，第2NMOS型晶體管12截止。
這樣，通過對(duì)反饋的終端用電源電壓(VTT)和基準(zhǔn)電壓(VREF)相對(duì)地附加偏置電壓，從而第1、第2差動(dòng)放大電路13、14具有輸入偏置電壓，第1、第2NMOS型晶體管11、12都截止的電壓范圍被設(shè)置為終端用電源電壓(VTT)。
在此，第1、第2NMOS型晶體管11、12都截止的電壓范圍，考慮來自被終端用電源電壓(VTT)允許的基準(zhǔn)電壓(VREF)的偏離電壓而設(shè)定。例如，終端用電源電壓(VTT)相對(duì)于基準(zhǔn)電壓(VREF)，允許±30mV。而且，在本實(shí)施方式中，終端用電源電壓(VTT)相對(duì)于基準(zhǔn)電壓(VREF)在±5mV的范圍內(nèi)，第1、第2NMOS型晶體管都截止。因此，第1、第2偏置電壓生成電路21、22的偏置電壓為5mV。
下面，對(duì)電源裝置1的各部分電壓進(jìn)行說明。在本實(shí)施方式中，將第1、第2差動(dòng)放大電路13、14及緩沖放大器15的輸入電源(VCC)設(shè)定為5V，第1NMOS型晶體管11的輸入電源(VTT_IN)和輸入到電阻17、18的輸入電源(VDDQ)，從輸入電源(VCC)由穩(wěn)壓器(未圖示)降壓，與上述圖4中的系統(tǒng)電源(VDD)相同，設(shè)定為2.5V。因此，從輸入電源(VDDQ)的電壓2.5V由電阻17、18分壓生成的基準(zhǔn)電壓(VREF)為1.25V。
而且，終端用電源電壓(VTT)若比1.25V-5mV還下降，則通過上述第1反饋環(huán)，第1NMOS型晶體管11導(dǎo)通，使終端用電源電壓(VTT)上升。同樣，若終端用電源電壓(VTT)超過1.25V+5mV，則通過上述第2反饋環(huán)，第2NMOS型晶體管12導(dǎo)通，使終端用電源電壓(VTT)下降。這樣，終端用電源電壓(VTT)維持在約1.25V±5mV。
如上所述，電源裝置1通過將分別控制第1、第2NMOS型晶體管的第1、第2差動(dòng)放大電路13、14分別最佳化，從而可改善過渡響應(yīng)特性。并且，終端用電源電壓(VTT)，通過相對(duì)于基準(zhǔn)電壓(VREF)在一定的范圍內(nèi)使第1、第2NMOS型晶體管都截止，從而在與VTT輸出端子相連的負(fù)載為無負(fù)載時(shí)或負(fù)載變化時(shí)，可防止從第1NMOS型晶體管流向第2NMOS型晶體管的貫通電流，可實(shí)現(xiàn)低耗電化。
另外，由于第1、第2差動(dòng)放大電路13、14將其輸入電源(VCC)設(shè)定為5V，故最大可輸出5V。因此，可使第1、第2NMOS型晶體管11、12的柵極電壓比輸入電源(VTT_IN)高，這些電流驅(qū)動(dòng)能力也可提高。這樣，即使在重負(fù)載時(shí)，也可提供充分的電流，可使負(fù)載變化的過渡響應(yīng)高速。
再者，第1NMOS型晶體管11的輸入電源(VTT_IN)和輸入到電阻17、18的輸入電源(VDDQ)，在該實(shí)施方式為相等的電壓，具體設(shè)定為2.5V，但即使不同也沒關(guān)系。即，升高輸入電源(VTT_IN)的電壓，可增加第1NMOS型晶體管11的電流能力。但是，此時(shí)，需要輸入電源(VTT_IN)用的其它穩(wěn)壓器，第1NMOS型晶體管11的耗電變大。
下面，將第1、第2偏置電壓生成電路21、22具體的電路構(gòu)成示于圖2。電源BG是帶隙型恒壓源，由電阻31、32分壓其電壓，生成5mV。而且，對(duì)應(yīng)于5mV的電流(I1)流過電阻33。該電流(I1)由電流反射鏡電路傳輸，分別流入串聯(lián)連接于電阻34兩端的PMOS型晶體管38和NMOS型晶體管39、串聯(lián)連接于電阻36兩端的PMOS型晶體管44和NMOS型晶體管45。在此，電阻34、36及后述的電阻35、37為與電阻33相等的電阻值R。
電阻34和PMOS型晶體管38的連接點(diǎn)，連接與PMOS型晶體管38并聯(lián)地流過電流(I2)的恒流源40，且成為輸出到第1運(yùn)算放大器23的反相輸入端子的端子(OUTA-)。在電阻34和NMOS型晶體管39的連接點(diǎn)上連接著與NMOS型晶體管39并聯(lián)的PNP型晶體管42的發(fā)射極。；另外，電阻35的兩端，分別連接著流過電流(I2)的恒流源41和PNP型晶體管43的發(fā)射極。電阻35和恒流源41之間的連接點(diǎn)，成為輸出到第1運(yùn)算放大器23的非反相輸入端子(OUTA+)。并且，向PNP型晶體管42的基極輸入終端用電源電壓(VTT)，向PNP型晶體管43的基極輸入基準(zhǔn)電壓(VREF)。
而且，電阻36和PMOS型晶體管44的連接點(diǎn)，連接與PMOS型晶體管44并聯(lián)地流過電流(I2)的恒流源46，且成為輸出到第2運(yùn)算放大器24的反相輸入端子的端子(OUTB-)。在電阻36和NMOS型晶體管45的連接點(diǎn)上連接著與NMOS型晶體管45并聯(lián)的PNP型晶體管48的發(fā)射極。此外，電阻37的兩端分別連接著流過電流(I2)的恒流源47和PNP型晶體管49的發(fā)射極。電阻37和恒流源47之間的連接點(diǎn)，成為輸出到第2運(yùn)算放大器24的非反相輸入端子(OUTB+)。并且，向PNP型晶體管48的基極輸入基準(zhǔn)電壓(VREF)，向PNP型晶體管49的基極輸入終端用電源電壓(VTT)。
若終端用電源電壓(VTT)輸入到PNP型晶體管42的基極，則端子(OUTA-)為VTT+Vf+(I1+I2)×R的電壓。另外，若基準(zhǔn)電壓(VREF)輸入到PNP型晶體管43的基極，則端子(OUTA+)為VREF+Vf+I2×R的電壓。在此，Vf是晶體管的正向偏置電壓。因此，端子(OUTA-)和端子(OUTA+)的電壓差為VTT-VREF+I1×R，由于I1×R為5mV，故5mV的偏置電壓相對(duì)地附加到終端用電源電壓(VTT)上。
同樣，若基準(zhǔn)電壓(VREF)輸入到PNP型晶體管48的基極，則端子(OUTB-)為VREF+Vf+(I1+I2)×R的電壓。此外，若終端用電源電壓(VTT)輸入到PNP型晶體管49的基極，則端子(OUTB+)為VTT+Vf+I2×R的電壓。因此，端子(OUTB-)和端子(OUTB+)的電壓差為VREF-VTT+I1×R，5mV的偏置電壓相對(duì)地附加到基準(zhǔn)電壓(VREF)上。
若采用以上的構(gòu)成，則可在第1、第2偏置電壓生成電路21、22中，生成精度高的偏置電壓，但如果滿足上述終端用電源電壓(VTT)的允許電壓范圍(±30mV)，則也可采用其它構(gòu)成。
下面，根據(jù)圖3，對(duì)作為本發(fā)明的其它實(shí)施方式的電源裝置進(jìn)行說明。在該電源裝置2中，作為構(gòu)成要素，不具有電源裝置1中的第1、第2偏置電壓生成電路21、22，第1、第2運(yùn)算放大器23、24原封不動(dòng)地成為第1、第2差動(dòng)放大電路。在基準(zhǔn)電壓生成電路7中，除生成基準(zhǔn)電壓(VREF)外，還生成上側(cè)基準(zhǔn)電壓和下側(cè)基準(zhǔn)電壓，分別將該上側(cè)基準(zhǔn)電壓輸入到第2運(yùn)算放大器24的反相輸入端子、將下側(cè)基準(zhǔn)電壓輸入到第1運(yùn)算放大器23的非反相輸入端子。終端用電源電壓(VTT)直接輸入到第1運(yùn)算放大器23的反相輸入端子和第2運(yùn)算放大器24的非反相輸入端子基準(zhǔn)電壓生成電路7，在輸入電源(VDDQ)和接地電位之間，按順序連接分壓輸入電源(VDDQ)的電阻25、26、27、28。而且，將電阻26、27的連接點(diǎn)的電壓作為通過緩沖放大器15的基準(zhǔn)電壓(VREF)、將電阻25、26的連接點(diǎn)的電壓作為上側(cè)基準(zhǔn)電壓、將電阻27、28的連接點(diǎn)的電壓作為下側(cè)基準(zhǔn)電壓分別輸出。在此，以使上側(cè)基準(zhǔn)電壓和基準(zhǔn)電壓(VREF)之差及基準(zhǔn)電壓(VREF)和下側(cè)基準(zhǔn)電壓之差都為5mV的方式設(shè)定電阻值。
該電源裝置2與電源裝置1相同，可輸出具有第1、第2NMOS型晶體管11、12都截止的電壓范圍的終端用電源電壓(VTT)。此外，該電源裝置2的生成上側(cè)基準(zhǔn)電壓和下側(cè)基準(zhǔn)電壓的電路，也可以采用其它電路構(gòu)成。
而且，上述電源裝置1(或2)，也可用于背景技術(shù)欄中根據(jù)圖4說明的電子設(shè)備49中。即，作為圖4中的終端用電源裝置50，使用電源裝置1(或2)?？刂破?1和DDR-SDREM52，通過第1接口用電阻53，用信號(hào)線連接，該信號(hào)線和電源裝置1(或2)的VTT輸出端子，在接口用電阻53的DDR-SRAM52側(cè)的連接點(diǎn)N1，通過第2接口用電阻54連接。進(jìn)而，電源裝置1(或2)的VREF輸出端子的輸出，作為DDR-SREM52的輸入信號(hào)差動(dòng)放大電路62的基準(zhǔn)電壓(VREF)而被輸入。這樣，在圖4所示的電子設(shè)備中，可實(shí)現(xiàn)以高速使信號(hào)小振幅化的接口。
再者，電源裝置1(或2)具有將基準(zhǔn)電壓(VREF)輸出到外部的端子(VREF端子)，將其輸出作為上述接口的基準(zhǔn)電壓(VREF)，但在電源裝置1(或2)中，無VREF端子，可從其它裝置輸出該接口的基準(zhǔn)電壓。
以上，作為本發(fā)明的實(shí)施方式，對(duì)輸出終端用電源電壓(VTT)的電源裝置和使用其的電子設(shè)備進(jìn)行了說明，但本發(fā)明的電源裝置，也可適用于輸出存在一定允許電壓范圍的其它電源電壓的情況，還可適用于其它電子設(shè)備。
再者，本發(fā)明不限于上述實(shí)施方式，可在記載于技術(shù)方案范圍中的事項(xiàng)范圍內(nèi)作各種設(shè)計(jì)變更。例如，實(shí)施方式中所述的終端用電源電壓(VTT)和基準(zhǔn)電壓(VREF)等具體的電壓值，當(dāng)然可以適合各個(gè)電子設(shè)備的方式任意選擇。
權(quán)利要求
1.一種電源裝置，其從輸出端子輸出輸出電源電壓，其中具有生成基準(zhǔn)電壓的基準(zhǔn)電壓生成電路；漏極連接到向輸出端子供電的輸入電源、源極連接到輸出端子的第1NMOS型晶體管；漏極連接到輸出端子、源極連接到接地電位的第2NMOS型晶體管；和反饋輸入輸出電源電壓，并與由基準(zhǔn)電壓生成電路輸入的基準(zhǔn)電壓進(jìn)行比較，分別控制第1、第2NMOS型晶體管的第1、第2差動(dòng)放大電路；上述第1、第2差動(dòng)放大電路，在輸出電源電壓上設(shè)置第1、第2NMOS型晶體管都截止的電壓范圍，以使所輸入的基準(zhǔn)電壓和輸出電源電壓之間具有輸入偏置電壓。
2.一種電源裝置，其從輸出端子輸出輸出電源電壓，其中具有生成上側(cè)基準(zhǔn)電壓和下側(cè)基準(zhǔn)電壓的基準(zhǔn)電壓生成電路；漏極連接到向輸出端子供電的輸入電源、源極連接到輸出端子的第1NMOS型晶體管；漏極連接到輸出端子、源極連接到接地電位的第2NMOS型晶體管；反饋輸入輸出電源電壓，并與下側(cè)基準(zhǔn)電壓進(jìn)行比較，以控制第1NMOS型晶體管的第1差動(dòng)放大電路；和反饋輸入輸出電源電壓，并與上側(cè)基準(zhǔn)電壓進(jìn)行比較，以控制第2NMOS型晶體管的第2差動(dòng)放大電路；在上述輸出電源電壓上設(shè)置第1、第2NMOS型晶體管都截止的電壓范圍。
3.根據(jù)權(quán)利要求1或2所述的電源裝置，其特征在于，第1差動(dòng)放大電路的輸入電源，是比向輸出端子供電的輸入電源還高的電壓。
4.一種電子設(shè)備，其具備權(quán)利要求1至3中任意一項(xiàng)所述的電源裝置、和存儲(chǔ)裝置及控制器，其中，存儲(chǔ)裝置和控制器通過第1電阻，用至少1根信號(hào)線連接，電源裝置的輸出端子作為終端用電源，通過第2電阻連接到信號(hào)線的存儲(chǔ)裝置側(cè)。
全文摘要
本發(fā)明提供一種電源裝置。該電源裝置(1)具有設(shè)置在向輸出端子(VTT輸出端子)供電的輸入電源(VTT_IN)和接地電位之間的NMOS型輸出晶體管(11、12)；生成基準(zhǔn)電壓(VREF)的基準(zhǔn)電壓生成電路(6)；和反饋輸入輸出電源電壓(VTT)，并與基準(zhǔn)電壓(VREF)比較，分別控制NMOS型輸出晶體管(11、12)的差動(dòng)放大電路(13、14)；差動(dòng)放大電路13、14，在輸出電源電壓(VTT)上設(shè)置NMOS型晶體管(11、12)都截止的電壓范圍，以使所輸入的基準(zhǔn)電壓(VREF)和輸出電源電壓(VTT)之間具有輸入設(shè)置電壓。因此，在重負(fù)載時(shí)，可提供充分的電流，在負(fù)載變化時(shí)，可高速進(jìn)行過渡響應(yīng)的低耗電。
文檔編號(hào)G05F3/08GK1846184SQ20048002490
公開日2006年10月11日 申請(qǐng)日期2004年8月23日 優(yōu)先權(quán)日2003年8月29日
發(fā)明者酒井優(yōu) 申請(qǐng)人:羅姆股份有限公司