專利名稱：基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模塊的制作方法
技術領域：
本發(fā)明是電廠ECS (電氣控制系統(tǒng))或變電站綜合自動化系統(tǒng)中通信管理單 元裝置的一部分，主要用于完成通信管理單元冗余系統(tǒng)配置下主機與從機間數(shù)據(jù) 交換的功能，保證數(shù)據(jù)傳輸?shù)膶崟r性及可靠性，屬于電廠電氣控制系統(tǒng)或變電站 綜合自動化系統(tǒng)制造的技術領域。
背景技術：
電廠ECS (電氣控制系統(tǒng))或變電站綜合自動化系統(tǒng)中為確保通信系統(tǒng)的可 靠性和安全性， 一般要求通信管理單元配置為雙機冗余系統(tǒng)，其一為主機，另一 為從機。當主機出現(xiàn)故障時，從機立即升級為主機，承擔通信任務，主機降為從 機。為了實現(xiàn)主/從機數(shù)據(jù)交換的高速、可靠的無縫傳輸，考慮使用總線低壓差分 信號傳輸方式來實現(xiàn)雙機切換的硬件接口設計。低壓差分信號 LVDS ( Low Voltage Differential Signal ) 是由 ANSI/TIA/EIA-644-1995定義的用于高速數(shù)據(jù)傳輸?shù)奈锢韺咏涌跇藴省Ｋ哂谐?速(1.4Gb/s)、低功耗及低電磁輻射的特性，是在銅介質(zhì)上實現(xiàn)千兆位級高速通信 的優(yōu)先方案；可用于服務器、可堆壘集線器、無線基站、ATM交換機及高分辨率 顯示等等，也可用于通信系統(tǒng)的設計?？偩€低壓差分信號BLVDS (Bus-LVDS)是LVDS技術在多點通信領域的擴 展，具有總線仲裁功能、更大的驅(qū)動電流(10mA)和更好的阻抗匹配設計。 Bus-LVDS解決方案的主要用途是進行系統(tǒng)內(nèi)的數(shù)據(jù)傳輸。若采用系統(tǒng)間的協(xié)議 進行系統(tǒng)內(nèi)的數(shù)據(jù)傳輸，軟/硬件方面的成本開支太昂貴，因此設計簡單而成本較 低的BLVDS鏈接便成為極具吸引力的另類選擇。BLVDS解決方案除了可以支持 電路板內(nèi)的數(shù)據(jù)傳輸外，也可確保電路板、模塊、機架、機柜或機箱與機箱之間 可以進行數(shù)據(jù)傳輸，其數(shù)據(jù)傳輸介質(zhì)包括銅纜或印制電路板(PCB)電路。
本模塊使用總線BLVDS硬件接口方式實現(xiàn)主/從機間的數(shù)據(jù)傳輸，在硬件上 保證數(shù)據(jù)傳輸?shù)母咚傩?、可靠性及穩(wěn)定性，能夠滿足實際應用的需求。發(fā)明內(nèi)容技術問題本發(fā)明的主要目的是提供一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模塊，采用總線低壓差分信號BLVDS實現(xiàn)通信管理機冗余系統(tǒng)配置中主/ 從機之間的數(shù)據(jù)交換，通過采用具有BLVDS接口的大規(guī)?，F(xiàn)場可編程門陣列FPGA 器件進行背板總線外擴，加以高速可編程邏輯器件CPLD實現(xiàn)相關的控制邏輯， 配以大容量高速雙端口 RAM存儲器進行數(shù)據(jù)交換，從而實現(xiàn)了通信管理機的主/ 從機之間的高速、可靠的數(shù)據(jù)傳輸。技術方案本發(fā)明的上述目的是這樣實現(xiàn)的該模塊包括現(xiàn)場可編程門陣列 FPGA控制電路、復雜可編程邏輯器件CPLD控制電路、高速雙端口 RAM存儲器 控制電路、BLVDS接口電阻匹配電路及電源供給電路；其中，現(xiàn)場可編程門陣列 FPGA控制電路、復雜可編程邏輯器件CPLD控制電路分別通過數(shù)據(jù)、地址、控 制信號線與高速雙端口 RAM存儲器控制電路以及背板總線端子連接，現(xiàn)場可編 程門陣列FPGA控制電路通過FPGA器件的差分信號引腳與BLVDS接口電阻匹 配電路連接，BLVDS接口電阻匹配電路通過BLVDS輸出端子輸出信號。上述現(xiàn)場可編程門陣列FPGA控制電路主要由現(xiàn)場可編程門陣列FPGA器件、 串行FLASH存儲器、JTAG (Joint Test Action Group,—種國際標準測試協(xié)議)接 口電路及其相應的電阻、電容器件組成；串行FLASH存儲器的控制、數(shù)據(jù)信號線 與現(xiàn)場可編程門陣列FPGA器件相連，現(xiàn)場可編程門陣列FPGA器件的BLVDS 信號引腳輸出至BLVDS接口電阻匹配電路；現(xiàn)場可編程門陣列FPGA器件還與 背板總線端子的數(shù)據(jù)、地址、控制信號線相連；高速雙端口 RAM存儲器控制電 路中的高速雙端口 RAM存儲器其中一端口側的數(shù)據(jù)、地址、控制信號線與現(xiàn)場 可編程門陣列FPGA器件相連，JTAG接口信號線與現(xiàn)場可編程門陣列FPGA器件 的JTAG調(diào)試引腳連接。上述復雜可編程邏輯器件CPLD控制電路主要由復雜可編程邏輯器件CPLD 及JTAG接口電路組成；復雜可編程邏輯器件CPLD與背板總線端子的數(shù)據(jù)、地 址、控制信號線相連，同時還與高速雙端口 RAM存儲器的另一端口側的數(shù)據(jù)、 地址、控制信號線相連，JTAG信號與復雜可編程邏輯器件CPLD的JTAG調(diào)試引
腳連接。上述高速雙端口 RAM存儲器控制電路主要由高速雙端口 RAM存儲器及其相 應的電阻、電容器件組成；雙端口 RAM存儲器其中的一端口側的數(shù)據(jù)、地址、 控制信號線與現(xiàn)場可編程門陣列FPGA器件相連，另一端口側的數(shù)據(jù)、地址、控 制信號線與復雜可編程邏輯器件CPLD相連。
上述BLVDS接口電阻匹配電路主要由串聯(lián)匹配電阻及并聯(lián)匹配電阻組成， 串聯(lián)電阻的一端與現(xiàn)場可編程門陣列FPGA器件的BLVDS信號輸出相連，另一端 與模塊的BLVDS輸出端子相連，并聯(lián)電阻并聯(lián)于輸出端子上的差分信號線上。
上述電源供電電路由三片低壓差線性穩(wěn)壓器實現(xiàn)，低壓差線性穩(wěn)壓器的輸入 為系統(tǒng)背板所提供的電壓，其一穩(wěn)壓器輸出為高速可編程邏輯器件CPLD的10供 電電壓、高速雙端口 RAM存儲器電源及串行FLASH存儲器的電源電壓；另一穩(wěn) 壓器輸出為現(xiàn)場可編程門陣列FPGA器件的10供電電壓；再一穩(wěn)壓器為FPGA的 內(nèi)核供電電壓。
本發(fā)明的工作原理是當通信管理單元裝置配置為雙機冗余系統(tǒng)工作時，通 過設置雙機數(shù)據(jù)交換模塊的控制訪問權從而實現(xiàn)雙機的數(shù)據(jù)交換。其具體控制方法為主機微處理器CPU訪問主機內(nèi)的數(shù)據(jù)交換模塊，通過設置相應的控制邏輯， 使主機內(nèi)的高速雙端口 RAM存儲器讀寫有效，即主機微處理器CPU可以訪問主 機內(nèi)雙機數(shù)據(jù)交換模塊的高速雙端口 RAM存儲器。
從機的微處理器CPU通過設置從機內(nèi)的雙機數(shù)據(jù)交換模塊的控制邏輯，可以 直接通過BLVDS總線訪問主機上的雙機數(shù)據(jù)交換模塊的高速雙端口 RAM存儲 器。
通過以上設置，主/從機通過對主機內(nèi)的高速雙端口 RAM存儲器的訪問實現(xiàn) 通信管理機的主/從機之間的數(shù)據(jù)傳輸。
有益效果本發(fā)明的整個電路具有如下特點采用基于總線低壓差分信號 BLVDS傳輸方式的硬件連接設計，保證主/從系統(tǒng)數(shù)據(jù)交換的高速性、可靠性；采 用現(xiàn)場可編程門陣列FPGA器件實現(xiàn)總線低壓差分信號BLVDS的數(shù)據(jù)鏈路，相比 采用專用的BLVDS控制芯片可大幅減少芯片數(shù)量，降低成本，提高系統(tǒng)安全可靠 性，同時具有更大的靈活性和后向兼容性。


圖1是本發(fā)明模塊的現(xiàn)場可編程門陣列FPGA器件控制電路原理圖。 圖2是本發(fā)明模塊的復雜可編程邏輯器件CPLD控制電路原理圖。 圖3是本發(fā)明模塊的高速雙端口 RAM存儲器控制電路原理圖。 圖4是本發(fā)明模塊的BLVDS接口電阻匹配電路原理圖。 圖5是本發(fā)明模塊的電源供給電路原理圖。 圖6是本發(fā)明模塊的電路原理框圖。圖7是本發(fā)明模塊在主/從機配置中的數(shù)據(jù)交換原理示意圖。 具體實現(xiàn)方式下面結合附圖，對本發(fā)明的具體實現(xiàn)作進一步詳細的描述。參見圖6，本發(fā)明基于總線低壓差分信號BLVDS傳輸?shù)碾p機數(shù)據(jù)交換模塊電 路主要包括現(xiàn)場可編程門陣列FPGA控制電路1、復雜可編程邏輯器件CPLD 控制電路2、高速雙端口 RAM存儲器控制電路3、 BLVDS接口電阻匹配電路4及 電源供給電路5;其中，現(xiàn)場可編程門陣列FPGA控制電路1、復雜可編程邏輯器 件CPLD控制電路2分別通過數(shù)據(jù)、地址、控制信號線與高速雙端口 RAM存儲 器控制電路3以及背板總線端子7連接，現(xiàn)場可編程門陣列FPGA控制電路1通 過FPGA器件的差分信號引腳與BLVDS接口電阻匹配電路4連接，BLVDS接口 電阻匹配電路4通過BLVDS輸出端子6輸出信號。參見圖1，本發(fā)明的現(xiàn)場可編程門陣列FPGA器件控制電路中主要元件采用 LATTICE公司的LFEC3E型號的FPGA芯片U7，此款FPGA具有豐富的資源， 可提供多種電平接口，本模塊中使用了BLVDS和TTL兩種電平標準，U7通過地 址總線SA[19..0]、數(shù)據(jù)總線80[7..0]及相應的控制信號線SMEMWR、 SMEMRD 與背板總線相連，同時通過地址總線R一R一A[14..0]、數(shù)據(jù)總線R—R一D[7.,0]及相應 的控制信號線與高速雙端口 RAM存儲器U14右側端口的地址、數(shù)據(jù)、控制信號 線相連，還通過地址差分信號總線R一ADDRPN[19..0]、數(shù)據(jù)差分信號總線 11_0^八 ^7..0]與電阻匹配網(wǎng)絡相連?，F(xiàn)場可編程門陣列FPGA器件控制電路一 方面實現(xiàn)TTL標準電平的背板總線和BLVDS標準電平傳輸總線間的接口，同時 還實現(xiàn)了微處理器對高速雙端口 RAM存儲器的訪問權限控制功能。電路中的串 行FLASH存儲器的U6為SST25VF020芯片，共有2Mbit存儲單元。其與現(xiàn)場可
編程門陣列FPGA器件相連，實現(xiàn)程序存儲功能，上電時，加載程序給現(xiàn)場可編 程門陣列FPGA器件U7，使U7正常運行。電路中的JP4為JTAG加載端子，與 現(xiàn)場可編程門陣列FPGA的JTAG調(diào)試接口相連，用來將計算機中編譯的程序加 載到串行FLASH存儲器內(nèi)。
參見圖2，本發(fā)明的復雜可編程邏輯器件CPLD控制電路中采用XiUnx公司的 X95108可編程邏輯器件U13來實現(xiàn)。其引入背板總線的地址總線SA[19..0]、數(shù) 據(jù)總線50[7..0]及相應的控制信號線SMEMWR、 SMEMRD，同時也與現(xiàn)場可編 程門陣列FPGA器件U7相連。背板總線為TTL電平信號系統(tǒng)，復雜可編程邏輯 器件CPLD實現(xiàn)電平轉換功能，同時U13也通過數(shù)據(jù)總線XDATA[7..0]、地址總 線ADDR[14..0]及相應的控制信號線與高速雙端口 RAM存儲器U14左側另一端 口的地址、數(shù)據(jù)、控制信號線相連，實現(xiàn)了通信管理機的CPU訪問控制權的控制 及背板總線對高速雙端口 RAM存儲器的訪問控制。
參見圖3，本發(fā)明的高速雙端口 RAM存儲器控制電路中U14采用IDT公司的 高速、大容量雙端口 RAM存儲器IDT70V06，其具有16kx8位的RAM空間，訪 問時間為25ns，帶有兩個獨立的數(shù)據(jù)、地址和控制信號端口，片內(nèi)帶有硬件端口 仲裁電路，以保證存儲器中的任何單元被兩個端口有序地讀寫，避免雙CPU系統(tǒng)對 數(shù)據(jù)讀寫發(fā)生爭用。本發(fā)明中其一端口的地址、數(shù)據(jù)、控制信號線與復雜可編程 邏輯器件CPLD U13相連，另一端口地址、數(shù)據(jù)、控制信號線與現(xiàn)場可編程門陣 列FPGA器件U7相連，實現(xiàn)雙機數(shù)據(jù)的高速交換。
參見圖4，本發(fā)明的BLVDS接口電阻匹配電路中對BLVDS輸出信號進行了 電阻匹配，分別對差分信號串入80歐姆的串行電阻，差分信號之間用75歐姆電 阻并接，消除信號干擾，增強信號的完整性。
參見圖5，本發(fā)明的電源供給電路采用了3片低壓差線性穩(wěn)壓器來實現(xiàn)，低壓 差線性穩(wěn)壓器的輸入為系統(tǒng)背板的輸入電壓，其一 U8采用SPX1117M3-3.3低壓差 線性穩(wěn)壓器，輸出為高速可編程邏輯器件CPLD的10供電電壓、高速雙端口 RAM 存儲器電源及串行FLASH存儲器的電源電壓3.3V;另一穩(wěn)壓器U9采用 SPX1117M3-2.5低壓差線性穩(wěn)壓器，輸出為現(xiàn)場可編程門陣列FPGA器件的10供電 電壓2.5V;再一穩(wěn)壓器UIO采用MCP1700-120，主要為FPGA的內(nèi)核供電電壓1.2V。
參見圖7，本發(fā)明基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模塊電路主要是 通過如下控制方法實現(xiàn)的。在實際的應用系統(tǒng)中，配置了雙機冗余通信管理機，
右側為主機A及其內(nèi)部帶有的雙機數(shù)據(jù)交換模塊，左側為從機B及其內(nèi)部的雙機 數(shù)據(jù)交換模塊。右側主機A的微處理器CPU可以通過背板總線A7對其機箱內(nèi)的 雙機數(shù)據(jù)交換模塊進行訪問，主機A的微處理器CPU經(jīng)由背板總線A7對高速可 編程邏輯器件CPLD的A2進行控制，設置其對高速雙端口 RAM存儲器A3訪問 控制權，這樣主機A的微處理器CPU可以訪問雙端口 RAM存儲器A3的一個端 口；而從機B的微處理器CPU可以通過背板總線B7對其機箱內(nèi)部的雙機數(shù)據(jù)交 換模塊進行訪問，從機B的微處理器CPU經(jīng)由背板總線B7對現(xiàn)場可編程門陣列 FPGA器件Bl進行控制，禁止其對高速雙端口 RAM存儲器B3訪問控制權，同 時配置現(xiàn)場可編程門陣列FPGA器件Bl的BLVDS的信號輸出，這樣從機B的微 處理器CPU經(jīng)由背板總線B7到現(xiàn)場可編程門陣列FPGA器件Bl ，再通過BLVDS 接口電阻匹配電路到BLVDS接口端子B6，再經(jīng)過主/從機之間的連接電纜到主機 A的BLVDS接口端子A6，經(jīng)由BLVDS接口電阻匹配電路A4，再到現(xiàn)場可編程 門陣列FPGA器件Al，再經(jīng)現(xiàn)場可編程門陣列FPGA器件Al的訪問控制權控制， 可以訪問高速雙端口 RAM存儲器A3的另外一個端口。這樣通過以上所描述的信 號鏈路實現(xiàn)了主/從機之間的高速、實時數(shù)據(jù)交換。最后應說明，本發(fā)明的實施僅用于說明技術方案而非限制。以上對本發(fā)明進 行了詳細說明，使普通技術人員也可以理解，并且其依然可以對發(fā)明所揭示的技 術方案進行修改或者等同替換。而一切不脫離本發(fā)明技術方案的精神和范圍的修 改和替換，其均應涵蓋在本發(fā)明的權利要求范圍當中。
權利要求
1.一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模塊，其特征是該模塊包括現(xiàn)場可編程門陣列FPGA控制電路(1)、復雜可編程邏輯器件CPLD控制電路(2)、高速雙端口RAM存儲器控制電路(3)、BLVDS接口電阻匹配電路(4)及電源供給電路(5)；其中，現(xiàn)場可編程門陣列FPGA控制電路(1)、復雜可編程邏輯器件CPLD控制電路(2)分別通過數(shù)據(jù)、地址、控制信號線與高速雙端口RAM存儲器控制電路(3)以及背板總線端子(7)連接，現(xiàn)場可編程門陣列FPGA控制電路(1)通過FPGA器件的差分信號引腳與BLVDS接口電阻匹配電路(4)連接，BLVDS接口電阻匹配電路(4)通過BLVDS輸出端子(6)輸出信號。
2. 根據(jù)權利要求1所述的一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模 塊，其特征在于現(xiàn)場可編程門陣列FPGA控制電路(1)主要由現(xiàn)場可編程門陣 列FPGA器件、串行FLASH存儲器、JTAG接口電路及其相應的電阻、電容器件 組成；串行FLASH存儲器的控制、數(shù)據(jù)信號線與現(xiàn)場可編程門陣列FPGA器件相 連，現(xiàn)場可編程門陣列FPGA器件的BLVDS信號引腳輸出至BLVDS接口電阻匹 配電路(4);現(xiàn)場可編程門陣列FPGA器件還與背板總線端子(7)的數(shù)據(jù)、地 址、控制信號線相連；高速雙端口 RAM存儲器控制電路(3)中的高速雙端口 RAM 存儲器其中第一端口側的數(shù)據(jù)、地址、控制信號線與現(xiàn)場可編程門陣列FPGA器 件相連，JTAG接口信號與現(xiàn)場可編程門陣列FPGA器件的JTAG調(diào)試引腳連接。
3. 根據(jù)權利要求1所述的一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模 塊，其特征在于復雜可編程邏輯器件CPLD控制電路(2)主要由復雜可編程邏 輯器件CPLD及JTAG接口電路組成；復雜可編程邏輯器件CPLD與背板總線端 子(7)的數(shù)據(jù)、地址、控制信號線相連，同時還與高速雙端口RAM存儲器的另 第二端口側的數(shù)據(jù)、地址、控制信號線相連，JTAG信號與復雜可編程邏輯器件 CPLD的JTAG調(diào)試引腳連接。
4. 根據(jù)權利要求1所述的一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模 塊，其特征在于高速雙端口 RAM存儲器控制電路(3)主要由高速雙端口 RAM 存儲器及其相應的電阻、電容器件組成；雙端口RAM存儲器其中的一端口側的數(shù)據(jù)、地址、控制信號線與現(xiàn)場可編程門陣列FPGA器件相連，另一端口側的數(shù) 據(jù)、地址、控制信號線與復雜可編程邏輯器件CPLD相連。
5. 根據(jù)權利要求1所述的一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模 塊，其特征在于BLVDS接口電阻匹配電路(4)主要由串聯(lián)匹配電阻及并聯(lián)匹 配電阻組成，串聯(lián)電阻的一端與現(xiàn)場可編程門陣列FPGA器件的BLVDS信號輸出 相連，另一端與模塊的BLVDS輸出端子相連，并聯(lián)電阻并聯(lián)于輸出端子上的差 分信號線上。
6. 根據(jù)權利要求1所述的一種基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模 塊，其特征在于電源供電電路(5)由三片低壓差線性穩(wěn)壓器實現(xiàn)，低壓差線性 穩(wěn)壓器的輸入為系統(tǒng)背板所提供的電壓，其一穩(wěn)壓器輸出為高速可編程邏輯器件 CPLD的10供電電壓、高速雙端口 RAM存儲器電源及串行FLASH存儲器的電 源電壓；另一穩(wěn)壓器輸出為現(xiàn)場可編程門陣列FPGA器件的IO供電電壓；再一穩(wěn) 壓器為FPGA的內(nèi)核供電電壓。
全文摘要
基于總線低壓差分信號傳輸?shù)碾p機數(shù)據(jù)交換模塊主要用于完成通信管理單元冗余系統(tǒng)配置下主機與從機間數(shù)據(jù)交換的功能，保證數(shù)據(jù)傳輸?shù)膶崟r性及可靠性，該模塊包括現(xiàn)場可編程門陣列FPGA控制電路(1)、復雜可編程邏輯器件CPLD控制電路(2)、高速雙端口RAM存儲器控制電路(3)、BLVDS接口電阻匹配電路(4)及電源供給電路(5)；其中，現(xiàn)場可編程門陣列FPGA控制電路、復雜可編程邏輯器件CPLD控制電路分別通過數(shù)據(jù)、地址、控制信號線與高速雙端口RAM存儲器控制電路以及背板總線端子連接，現(xiàn)場可編程門陣列FPGA控制電路通過FPGA器件的差分信號引腳與BLVDS接口電阻匹配電路連接，BLVDS接口電阻匹配電路通過BLVDS輸出端子(6)輸出信號。
文檔編號G05B19/418GK101158868SQ20071013258
公開日2008年4月9日 申請日期2007年9月21日 優(yōu)先權日2007年9月21日
發(fā)明者伍道勇, 俊 劉, 朱華明, 王永生, 董雪鵬, 劼 陳 申請人:江蘇金智科技股份有限公司