專利名稱：生成溫度補償用電壓的半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置，特別涉及生成溫度補償用電壓的半導體裝背景技術(shù)正在開發(fā)一種閃速存儲器，該閃速存儲器具有根據(jù)外部電壓生成不 同于外部電壓的電壓作為針對存儲單元的寫入電壓、讀出電壓及擦除電 壓的電^各。一般，存儲單元的特性根據(jù)溫度而變化，因此在這樣的閃速存儲器電壓及擦除電壓變化,'即進行溫度補償。這種用以進行':度補償?shù)碾娐?有例如生成使基準輸入電壓具有溫度特性的輸出電壓的溫度補償電壓生成電^^。這種溫度補償電壓生成電^^例如采用電流4竟電路(current mirror circuit)。這里，作為使用電流鏡電路的電壓生成電路，例如，在日本特開2001 - 298332號公報(專利文獻l)中公開了如下結(jié)構(gòu)。即，第一晶體管及 第二晶體管構(gòu)成電流鏡電路。第三晶體管經(jīng)由反轉(zhuǎn)輸入端子接受預定的 恒定電壓即比較電壓，且與第一晶體管串聯(lián)連接。第四晶體管經(jīng)由非反 轉(zhuǎn)輸入端子接受與第三晶體管的輸出電壓成比例的反饋電壓，且與第二 晶體管串聯(lián)連接。電流源使預定電流流過第一晶體管、第二晶體管、第 三晶體管及第四晶體管。偏移電路(offset circuit)與第三晶體管串聯(lián)連另外，在日本特開2001 - 68976號公報(專利文獻2)中公開了如 下結(jié)構(gòu)。即，振蕩器在半導體集成電路裝置內(nèi)具備由CMOS反相器構(gòu)成 的環(huán)形振蕩器(ring oscillator)部和向該環(huán)形振蕩器部供給電壓的電壓 供給部。對于第一補償單元來說，電壓供給部抵消環(huán)形振蕩器部的振蕩 頻率的溫度特性。笫二補償單元抵消來自構(gòu)成CMOS反相器的不同導電 型的MOS晶體管的閾值電壓設(shè)計值的偏差導致的振蕩頻率的偏差。另外，在日本特開2000- 163970號公報(專利文獻3)中公開了如 下結(jié)構(gòu)。即，反饋偏壓電路(back bias circuit)對由多個晶體管構(gòu)成的 半導體裝置，施加用以校正該晶體管的閾值電壓的反饋偏壓。反饋偏壓 發(fā)生電路由電荷泵電路構(gòu)成并且輸出反饋偏壓。檢測電路檢測來自反饋 偏壓發(fā)生電路的反饋偏壓，并根據(jù)該電壓控制反饋偏壓發(fā)生電路的工作 的導通、斷開。另外，在日本特開2000 - 75946號公報(專利文獻4)中公開了如 下結(jié)構(gòu)。即，二極管的輸出電壓具有負溫度系數(shù)。溫度補償用MOS晶 體管的柵極與二極管的一端連接。電流供給單元將漏極電流供給溫度補 償用MOS晶體管，該漏極電流以在溫度補償用MOS晶體管的柵極- 源 極間電壓具有補償二極管的負溫度系數(shù)的正溫度系數(shù)的區(qū)域使溫度補 償用MOS晶體管工作的方式設(shè)定。輸出將二極管的輸出電壓和溫度補 償用MOS晶體管的柵極-源極間電壓相加后的電壓作為基準電壓。另夕卜，在日本特開平10 - 239357號公報(專利文獻5)中公開了在 芯片內(nèi)部通過電荷泵生成負電壓的電路。即，負電壓檢測電路檢測電荷 泵的輸出電壓是否為所希望的負電壓，并輸出控制信號。負電壓檢測電 路根據(jù)電荷泵的輸出電壓的-(1/n)倍(n為自然數(shù))的電壓是否與正 的基準電壓一致來檢測負電壓。生成控制信號，以在電荷泵的輸出電壓 從希望的電壓下降時使電荷泵停止工作，而在未下降時使電荷泵工作。 通過這種反饋控制，控制電荷泵的輸出電壓，以成為希望的負電壓。另夕卜，在日本特開2004 - 164746號公報(專利文獻6)中公開了在 對非易失半導體存儲器進行數(shù)據(jù)寫入及數(shù)據(jù)擦除時，向存儲器晶體管的 控制柵極及源極等供給不受溫度變化影響的高電壓的結(jié)構(gòu)。即，將對輸 出高電壓進行電阻分割后的反饋電壓與基準電壓生成電路生成的基準 電壓作比較。根據(jù)該比較結(jié)果，對使外部電源電壓升壓的升壓電路進行 導通/斷開控制，控制輸出高電壓的值。使基準電壓具有溫度系數(shù)，由此， 決定基準電壓生成電路的電路常數(shù)，以使導通/斷開施加到存儲晶體管的 高電壓的MOS ( Metal Oxide Semiconductor:金屬氧化物半導體)開關(guān) 晶體管的閾值電壓的溫度系數(shù)與輸出高電壓的溫度系數(shù)相等。另夕卜，在日本特開平9 - 83309號公報(專利文獻7)中公開了生成 用以相對溫度變動使振蕩頻率穩(wěn)定的溫度補償電壓的結(jié)構(gòu)。另夕卜，在日本特開2000-252804號公報(專利文獻8)中公開了在檢測輸出晶體管的過電流過程中，生成用以補償輸出晶體管的溫度特性 的過電流檢測用參考電壓的結(jié)構(gòu)。但是，在上述那樣的現(xiàn)有的溫度補償電壓生成電路中，存在輸出電 壓值相對輸入電壓值偏移較大的情況。例如，當輸出電壓相對于基準輸 入電壓變得很小時，會考慮預先增大基準輸入電壓。但是，在這種方法 中，另外需要使基準輸入電壓升壓或降壓的電路，會增大電路規(guī)模。另外，由于專利文獻1記載的結(jié)構(gòu)為差動放大器，所以，不能將輸 入電壓升壓或降壓。另外，不能使輸入電壓具有溫度特性。另外，在專 利文獻2記載的結(jié)構(gòu)中，不能將輸入電壓升壓或降壓。另外，在專利文 獻3記載的結(jié)構(gòu)及專利文獻4記載的結(jié)構(gòu)中，不能將輸入電壓升壓或降 壓，并且，不能使輸入電壓具有溫度特性。而且，在專利文獻5記載的結(jié)構(gòu)中，能夠通過改變基準電壓來改變 負電壓的檢測電平。但是，在專利文獻5記載的結(jié)構(gòu)中，為了使負電壓的檢測電平不依賴于電源電壓等，而打算用帶隙參考電路等生成溫度依賴性及電源電壓依賴性較少的基準電壓。因而，專利文獻5記載的結(jié)構(gòu) 存在不能適當?shù)貙?yīng)負電壓供給目的地的溫度特性的問題。另外，在專利文獻6記載的結(jié)構(gòu)中，將對輸出電壓分壓后的電壓與 具有溫度特性的基準電壓作較比，并根據(jù)比較結(jié)果控制升壓電路，從而 生成輸出電壓。在這里，專利文獻6記載的結(jié)構(gòu)中，若采用根據(jù)變更輸 出電壓的分壓比來變更輸出電壓的結(jié)構(gòu)，則可防止內(nèi)部元件的偏差等導 致的輸出電壓值的偏差。但是，這種結(jié)構(gòu)中，輸出電壓的溫度特性根據(jù) 分壓比而變4匕。另外，專利文獻7及8記載的結(jié)構(gòu)并不是以對應(yīng)于輸出電壓供給目 的地的溫度特性為目的的結(jié)構(gòu)。發(fā)明內(nèi)容本發(fā)明是為解決上述課題而進行的，其目的在于提供一種可與工作 環(huán)境無關(guān)地來謀求內(nèi)部電壓的穩(wěn)定化的半導體裝置。另外，本發(fā)明的另一目的是提供一種半導體裝置，能夠使輸入電壓 具有溫度特性且將輸入電壓升壓或降壓，并且，謀求電路結(jié)構(gòu)的簡化。另外，本發(fā)明的又一目的是提供一種半導體裝置，能夠適當?shù)貙?yīng) 輸出電壓供給目的地所具有的外在因素導致的特性，并且，能夠防止輸出電壓值及輸出電壓的特性的偏差。概括地說，本發(fā)明的一個實施例的半導體裝置中，第一輸入晶體管 部包含具有被供給基準電壓的控制電極的第一晶體管。第一輸出晶體管 部包含進行二極管連接的第二晶體管。第 一輸出電流控制電路使與流過 第 一 晶體管的導通電極間的電流對應(yīng)的電流流過第二晶體管的導通電 極之間。第 一輸入晶體管部及第 一輸出晶體管部中的至少 一個還包含一 個或多個第三晶體管，該第三晶體管進行二極管連接，并且與對應(yīng)的第 一晶體管或第二晶體管串聯(lián)連接，輸出與對應(yīng)的第一晶體管或第二晶體 管的輸出電流相同方向的電流。在第 一晶體管及第 一輸入晶體管部中的 第三晶體管的總數(shù)與第二晶體管及第一輸出晶體管部中的第三晶體管 的總數(shù)不同。第一晶體管的尺寸及第一輸入晶體管部中一個或多個第三 晶體管的尺寸與第二晶體管的尺寸及第 一輸出晶體管部中的 一個或多 個第三晶體管的尺寸不同。半導體裝置以第二晶體管的控制電極上的電 壓作為輸出電壓。另外，概括地說，本發(fā)明的另一實施例的半導體裝置中，第一基準 電壓生成電路生成電壓值根據(jù)外在因素而變化的第一基準電壓。輸出電 壓生成電路將第一基準電壓和比較對象電壓進行比較，根據(jù)比較結(jié)果生 成輸出電壓。第二基準電壓生成電路根據(jù)第一基準電壓生成比第一基準 電壓小的多個電壓，選擇多個電壓中的任何一個電壓作為第二基準電壓 并進行輸出。比較對象電壓生成電路根據(jù)輸出電壓及第二基準電壓生成 比較對象電壓。依據(jù)本發(fā)明的 一個實施例，第 一 晶體管的尺寸及第 一輸入晶體管部 中的 一個或多個第三晶體管的尺寸與第二晶體管的尺寸及第 一輸出晶 體管部中的一個或多個第三晶體管的尺寸不同。從而，能夠生成使基準 電壓具有溫度特性的電壓。另外，第一晶體管及第一輸入晶體管部中的 第三晶體管的總數(shù)與第二晶體管及第 一輸出晶體管部中的第三晶體管 的總數(shù)不同。從而，能夠生成將基準電壓升壓或降壓的電壓。另外，無 需另外具備將基準電壓升壓或降壓的電路，能夠簡化電路結(jié)構(gòu)。因而，能夠使輸入電壓具有溫度特性，且將輸入電壓升壓，并且謀 求簡化電路結(jié)構(gòu)。另外，依據(jù)本發(fā)明的另一實施例，第一基準電壓生成電路生成電壓值根據(jù)外在因素而變化的第一基準電壓。并且，輸出電壓生成電路將從第一基準電壓生成電路接受的第一基準電壓和從比較對象電壓生成電 路接受的比較對象電壓進行比較，根據(jù)比較結(jié)果生成輸出電壓。從而，能夠ii而且，第二基準電壓生成電路根據(jù)第一基準電壓生成比第一基準電 壓小的多個電壓，并選擇多個電壓中的任何一個電壓作為第二基準電壓 加以輸出。并且，比較對象電壓生成電路根據(jù)從輸出電壓生成電路接受 的輸出電壓及從第二基準電壓生成電路接受的第二基準電壓，生成比較 對象電壓。從而，能夠?qū)?yīng)于內(nèi)部元件的偏差等而細調(diào)輸出電壓。另外， 能夠?qū)?yīng)于輸出電壓的電壓值而細調(diào)輸出電壓的特性。的特性，并且能夠'防止輸出電壓值及輸出電壓的特'i生的偏差。'、對于本發(fā)明的上述以及其它的目的、特征、形態(tài)及優(yōu)點，以下借助 附圖理解的關(guān)于本發(fā)明的詳細說明將給出清晰闡述。


圖l是表示本發(fā)明的第一實施方式的半導體裝置301的結(jié)構(gòu)的功能方框圖。圖2表示本發(fā)明的第一實施方式的溫度補償電壓生成電路51的結(jié) 構(gòu)的電路圖。圖3是表示溫度補償電壓生成電路51的電路結(jié)構(gòu)省略一部分后的 結(jié)構(gòu)的電路圖。圖4是表示溫度補償電壓VT的溫度特性的一例的曲線圖。 圖5是表示本發(fā)明的第二實施方式的溫度補償電壓生成電路52的 結(jié)構(gòu)的電路圖。圖6是表示本發(fā)明的第三實施方式的溫度補償電壓生成電路53的 結(jié)構(gòu)的電路圖。圖7是表示溫度補償電壓VT的溫度特性的一例的曲線圖。 圖8是表示本發(fā)明的第四實施方式的溫度補償電壓生成電路54的 結(jié)構(gòu)的電路圖。圖9是表示本發(fā)明的第五實施方式的半導體裝置401的結(jié)構(gòu)的功能 方框圖。圖10是表示本發(fā)明的第五實施方式的半導體裝置401中的第一基準電壓生成電路101的結(jié)構(gòu)的電路圖。圖11是表示本發(fā)明的第五實施方式的半導體裝置401中的第二基 準電壓生成電路102的結(jié)構(gòu)的電路圖。圖12是表示本發(fā)明的第五實施方式的半導體裝置401中的比較對 象電壓生成電路103及輸出電壓生成電路104的結(jié)構(gòu)的電路圖。圖13是表示本發(fā)明的第五實施方式的半導體裝置401的輸出電壓 VOUT的電壓值與溫度特性之間的關(guān)系的曲線圖。圖14是表示本發(fā)明的第六實施方式的半導體裝置402的結(jié)構(gòu)的功 能方框圖。
具體實施方式
以下，利用附圖對本發(fā)明的實施方式進行說明。并且，圖中相同或 相當部分采用同一符號，并省略重復的說明。 第一實施方式圖l是表示本發(fā)明的第一實施方式的半導體裝置301的結(jié)構(gòu)的功能 方框圖。參照圖1,半導體裝置301具備溫度補償電壓生成電路51、比較對 象電壓生成電路3、輸出電壓生成電路4、基準電壓生成電路5、解碼器 6和存儲單元陣列7。溫度補償電壓生成電路51基于從基準電壓生成電路5接受的基準 輸入電壓VREFIN,生成電壓值根據(jù)作為外在因素的周圍溫度而變化的 溫度補償電壓VT。輸出電壓生成電路4將從溫度補償電壓生成電路51接受的溫度補 償電壓VT和從比較對象電壓生成電路3接受的比較對象電壓VCOMP 作比較，并根據(jù)比較結(jié)果生成輸出電壓VOUT,并輸出到解碼器6及比 較對象電壓生成電路3。另外，輸出電壓生成電路4可為VDC (Voltage Down Converter),也可為調(diào)節(jié)器，如后述那樣，也可以是包含電荷泵 的結(jié)構(gòu)。比較對象電壓生成電路3基于從輸出電壓生成電路4接受的輸出電 壓VOUT,生成具有比輸出電壓VOUT小的電壓值的比較對象電壓 VCOMP。根據(jù)這種結(jié)構(gòu)，可減小輸出電壓生成電路4中所包含的晶體 管等的耐壓。例如，能夠使輸出電壓生成電路4中所包含的比較電路接受的電壓小于輸出電壓VOUT，所以，能夠防止比較電路中所包含的晶 體管被破壞。另外，對于比較對象電壓生成電路3來說，例如，利用內(nèi)部開關(guān)可 變更比較對象電壓VCOMP的電壓值。根據(jù)這種結(jié)構(gòu)，能夠變更輸出電 壓VOUT的電壓值。解碼器6基于從輸出電壓生成電路4接受的輸出電壓VOUT,生成 寫入電壓、讀出電壓及擦除電壓等，并向存儲單元陣列7輸出。例如， 解碼器6基于從輸出電壓生成電路4接受的輸出電壓VOUT,向存儲單 元陣列7中的字線供給電壓。存儲單元陣列7包含例如對數(shù)據(jù)進行存儲的多個存儲單元，并且， 基于從解碼器6接受的寫入電壓、讀出電壓及擦除電壓等，進行數(shù)據(jù)存 儲、存儲數(shù)據(jù)的輸出及存儲數(shù)據(jù)的擦除。圖2是表示本發(fā)明的第一實施方式的溫度補償電壓生成電路51的 結(jié)構(gòu)的電路圖。參照圖2,溫度補償電壓生成電路51具備輸入晶體管部11、輸 出晶體管部12、電流鏡電路(輸出電流控制電路)13、恒流源14。輸 入晶體管部11包含N溝道MOS (Metal Oxide Semiconductor:金屬氧 化物半導體)晶體管(絕緣柵型場效應(yīng)晶體管)Ml。輸出晶體管部12 包含N溝道MOS晶體管Mil及M12。電流鏡電路13包含P溝道MOS 晶體管M21及M22。N溝道MOS晶體管Ml具有被供給基準輸入電壓VREFIN的柵極、 連接到恒流源14的第一端子的源極以及與P溝道MOS晶體管M21的 漏極連接的漏極。恒流源14的第二端子連接到被供給接地電壓VSS的 接地電位節(jié)點N2。N溝道MOS晶體管Ml 1及Ml2分別進行二極管連接。N溝道MOS 晶體管M12輸出與N溝道MOS晶體管Mil的輸出電流相同方向的電 流。更詳細地說，N溝道MOS晶體管Mil具有相互連接的柵極及漏極、 和與N溝道MOS晶體管M12的柵極及漏極連接的源極。N溝道MOS 晶體管M12具有相互連接的柵極及漏極、和與恒流源14的第一端子連 接的源極。P溝道MOS晶體管M21具有相互連接的柵極及漏極、和與纟皮供給 電源電壓VCC的電源電位節(jié)點Nl連接的源極。P溝道MOS晶體管M22具有與P溝道MOS晶體管M21的柵極及 漏極連接的柵極、與N溝道MOS晶體管Mil的柵極及漏極連接的漏極、 和連接到電源電位節(jié)點N1的源極。電流鏡電路13中的P溝道MOS晶體管M21及M22具有大致相同 的特性。根據(jù)這種結(jié)構(gòu)，能夠使N溝道MOS晶體管Ml的輸出電流即 從漏極到源極的電流與P溝道MOS晶體管M22、 N溝道MOS晶體管 Mil及M12的輸出電流即從漏極到源極的電流大致相等。另外，N溝 道MOS晶體管Ml 1及M12的各自的柵極-源極間電壓與N溝道MOS 晶體管Ml的柵極-源極間電壓相等。另外，電流鏡電路13的反射系數(shù) (mirror ratio )可為1比1以夕卜。溫度補償電壓生成電路51輸出N溝道MOS晶體管Mil的漏極及 柵極上的電壓作為溫度補償電壓VT。這里，由于N溝道MOS晶體管 Mll進行二極管連接，所以，溫度補償電壓VT成為N溝道MOS晶體 管Mil的工作穩(wěn)定點上的柵極電壓。N溝道MOS晶體管Ml的尺寸即L/W與N溝道MOS晶體管Mil 及M12的尺寸不同。這里，L表示溝道長，W表示溝道寬。因而，溫度 補償電壓VT根據(jù)溫度而變化。變更N溝道MOS晶體管Ml的尺寸與N 溝道MOS晶體管Mil及M12的尺寸之間的大小關(guān)系，由此，能夠調(diào)整 溫度特性即溫度補償電壓VT相對于溫度變化的變化程度。另夕卜，N溝道MOS晶體管Mil及M12的尺寸大致相等。因而，變 更輸出晶體管部12所包含的晶體管個數(shù)，由此，能夠以輸出晶體管部 12所包含的晶體管個數(shù)倍即整數(shù)倍對溫度補償電壓VT的電壓偏移值進 行變更。圖3是表示溫度補償電壓生成電路51的電路結(jié)構(gòu)省略一部分后的 結(jié)構(gòu)的電路圖。參照圖3,溫度補償電壓生成電路71具備輸出晶體管部32,取代 了輸出晶體管部12。輸出晶體管部32包含N溝道MOS晶體管Mll。 即，與溫度補償電壓生成電路51相比，溫度補償電壓生成電路71的結(jié) 構(gòu)中不包括N溝道MOS晶體管M12。圖4是表示溫度補償電壓VT的溫度特性的一例的曲線圖。 參照圖4，在溫度補償電壓生成電路71中，例如，使N溝道MOS 晶體管Ml的尺寸即L/W小于N溝道MOS晶體管Mll的尺寸時，如線G1A所示，溫度補償電壓VT具有負溫度特性。這時，溫度補償電壓VT會遠小于基準輸入電壓VREFIN。這樣， 在溫度補償電壓生成電路71以外，另外準備例如將基準輸入電壓 VREFIN升壓的電路，由此，生成如線G1B所示的溫度補償電壓VT, 會導致電路規(guī)模增大。再次參照圖2,在本發(fā)明的第一實施方式的溫度補償電壓生成電路 51中，與溫度補償電壓生成電路71相比，輸出晶體管部12還包含N 溝道MOS晶體管M12。 N溝道MOS晶體管M12進行二極管連接，并 且，與N溝道MOS晶體管Mil串聯(lián)連接，輸出與N溝道MOS晶體管 Mil的輸出電流相同方向的電流。根據(jù)這種結(jié)構(gòu)，溫度補償電壓生成電 路51的N溝道MOS晶體管Mil的漏極及柵才及上的電壓與溫度補償電 壓生成電路71相比，要大N溝道MOS晶體管M12的柵極-源極間的 電壓部分。即，溫度補償電壓VT成為N溝道MOS晶體管Ml的柵極 -源極間電壓的2倍。因而，在本發(fā)明的第一實施方式的溫度補償電壓 生成電路51中，無需另外具備將基準輸入電壓VREFIN升壓的電路， 而能夠防止溫度補償電壓VT相對于基準輸入電壓VREFIN偏移較大的 情況。但是，現(xiàn)有的溫度補償電壓生成電路中，為了防止輸出電壓值相對 于輸入電壓值較大地偏移，另外需要將基準輸入電壓升壓或降壓的電 路，導致電路規(guī)模增大。另外，在專利文獻1 ~4記載的結(jié)構(gòu)中，不能 將輸入電壓升壓或降壓，并且不能使輸入電壓具有溫度特性。但是，在本發(fā)明的第一實施方式的溫度補償電壓生成電路51中， 輸入晶體管部11所包含的N溝道MOS晶體管Ml的尺寸與輸出晶體管 部12所包含的N溝道M0S晶體管M11及M12的尺寸不同。根據(jù)這種 結(jié)構(gòu)，能夠生成使基準輸入電壓VREFIN具有溫度特性的電壓。另外， 在本發(fā)明的第一實施方式的溫度補償電壓生成電路51中，輸出晶體管 部12所包含的晶體管個數(shù)多于輸入晶體管部11所包含的晶體管個數(shù)。 通過這種結(jié)構(gòu)，能夠生成將基準輸入電壓VREFIN升壓后的電壓。另外， 對于本發(fā)明的第一實施方式的溫度補償電壓生成電路51的結(jié)構(gòu)來說， 是對溫度補償電壓生成電路71僅僅追加了 N溝道MOS晶體管M12的 結(jié)構(gòu)，因此，無需另外具備將基準輸入電壓VREFIN升壓的電路，能夠 謀求電路結(jié)構(gòu)的簡化。另外，通過輸出晶體管部12進行流動的電流與溫度補償電壓生成電路71相同，因此能夠防止功耗的增大。因而，本發(fā)明的第一實施方式的溫度補償電壓生成電路51能夠使輸入電壓具有溫度特性，且能夠?qū)⑤斎腚妷荷龎?，并且，能夠謀求簡化 電3各結(jié)構(gòu)。另外，本發(fā)明的第一實施方式的溫度補償電壓生成電路51作成具 備電流鏡電路13的結(jié)構(gòu)，但并不限于此?？蓸?gòu)成為具備這樣的電路 基于N溝道MOS晶體管Ml的輸出電流，向N溝道MOS晶體管Mil 的柵極供給電壓，從而使與流過N溝道MOS晶體管Ml的漏極-源極 間的電流對應(yīng)的電流流過N溝道MOS晶體管Ml 1的漏極一源極間的電 路。以該電路作為輸出電流控制電路，并取代電流鏡電路。接著，利用附圖就本發(fā)明的其它實施方式進行說明。并且，圖中相 同或相當部分采用同一符號，并省略重復的說明。第二實施方式與第一實施方式的溫度補償電壓生成電路相比，本實施方式涉及使 輸出晶體管部所包含的晶體管增加后的溫度補償電壓生成電路。除以下 說明的內(nèi)容以外，與第一實施方式的溫度補償電壓生成電路相同。圖5是表示本發(fā)明的第二實施方式的溫度補償電壓生成電路52的 結(jié)構(gòu)的電路圖。參照圖5，與本發(fā)明的第一實施方式的溫度補償電壓生成電路相比， 溫度補償電壓生成電路52具備輸出晶體管部22,取代了輸出晶體管部 12。輸出晶體管部22包含N溝道MOS晶體管Mil ~M13。N溝道MOS晶體管Mil ~M13分別進行二極管連接。N溝道MOS 晶體管M12及M13輸出與N溝道MOS晶體管Mil的輸出電流相同方 向的電流。更詳細地說，N溝道MOS晶體管Mil具有相互連接的柵極 及漏極、和與N溝道MOS晶體管M12的柵極及漏極連接的源極。N溝 道MOS晶體管M12具有相互連接的柵極及漏極、和與N溝道MOS晶 體管M13的柵極及漏極連接的源極。N溝道MOS晶體管M13具有相互 連接的柵極及漏極、和與恒流源14的第一端子連接的源極。電流鏡電路13中的P溝道MOS晶體管M21及M22具有大致相同 的特性。根據(jù)這種結(jié)構(gòu)，能夠使N溝道MOS晶體管Ml的輸出電流即 從漏極到源極的電流與P溝道MOS晶體管M22及N溝道MOS晶體管 Mil ~M13的輸出電流即從漏極到源極的電流大致相等。另外，N溝道MOS晶體管Mll-M13各自的柵極-源極間電壓與N溝道MOS晶體 管Ml的柵極-源極間電壓相等。N溝道MOS晶體管Ml的尺寸即L/W與N溝道MOS晶體管Mil M13的尺寸不同。這里，L表示溝道長，W表示溝道寬。因而，溫度 補償電壓VT根據(jù)溫度而變化。變更N溝道MOS晶體管Ml的尺寸與N 溝道MOS晶體管Mil ~M13的尺寸之間的大小關(guān)系，由此，能夠調(diào)整 溫度特性即針對溫度變化的溫度補償電壓VT的變化程度。另外，N溝道MOS晶體管Mil ~M13的尺寸大致相等。因而，變 更輸出晶體管部22所包含的晶體管個數(shù)，由此，能夠以輸出晶體管部 12所包含的晶體管的個數(shù)倍即整數(shù)倍對溫度補償電壓VT的電壓偏移值 進行變更。與圖3所示的溫度補償電壓生成電路71相比，在本發(fā)明的笫二實 施方式的溫度補償電壓生成電路52中，輸出晶體管部22還包含N溝道 MOS晶體管M12及M13。 N溝道MOS晶體管M12及M13進行二極管 連接，并且，與N溝道MOS晶體管Mil串聯(lián)連接，并輸出與N溝道 MOS晶體管Mil的^"出電流相同方向的電流。通過這種結(jié)構(gòu)，溫度補 償電壓生成電路52的N溝道MOS晶體管Mil的漏才及及柵4及上的電壓 與溫度補償電壓生成電路71相比，大N溝道MOS晶體管M12及M13 的柵極-源極間電壓的合計部分。即，溫度補償電壓VT是N溝道MOS 晶體管M1的柵極-源極間電壓的3倍。因而，在本發(fā)明的第二實施方 式的溫度補償電壓生成電路52中，無需另外具備將基準輸入電壓 VREFIN升壓的電路，而能夠防止溫度補償電壓VT相對于基準輸入電 壓VREFIN 4交大地偏移。由于其它結(jié)構(gòu)及動作與第一實施方式的溫度補償電壓生成電路相 同，因此這里不再重復其詳細的說明。因而，與本發(fā)明的第 一實施方式的溫度補償電壓生成電路同樣地， 本發(fā)明的第二實施方式的溫度補償電壓生成電路52能夠使輸入電壓具 有溫度特性，且能夠?qū)⑤斎腚妷荷龎海⑶?，可謀求簡化電路結(jié)構(gòu)。接著，利用附圖就本發(fā)明的另一實施方式進行說明。并且，圖中相 同或相當部分采用同一符號，并省略重復的說明。第三實施方式與第一實施方式的溫度補償電壓生成電路相比，本實施方式涉及使輸入晶體管部所包含的晶體管個數(shù)與輸出晶體管部所包含的晶體管個 數(shù)之間的大小關(guān)系相反的溫度補償電壓生成電路。除以下說明的內(nèi)容以 外，與第一實施方式的溫度補償電壓生成電路相同。圖6是表示本發(fā)明的第三實施方式的溫度補償電壓生成電路53的結(jié)構(gòu)的電路圖。參照圖6，與本發(fā)明的第一實施方式的溫度補償電壓生成電路相比， 溫度補償電壓生成電路53具備輸入晶體管部31，取代了輸入晶體管部 11,并具備輸出晶體管部32，取代了輸出晶體管部12。輸入晶體管部 31包含N溝道MOS晶體管Ml及M2。輸出晶體管部32包含N溝道 MOS晶體管Mll。N溝道MOS晶體管Ml具有被供給基準輸入電壓VREFIN的柵極、 與N溝道MOS晶體管M2的柵極及漏極連接的源極、和與P溝道MOS 晶體管M21的漏極連接的漏極。N溝道MOS晶體管M2進行二極管連接。N溝道MOS晶體管M2 輸出與N溝道MOS晶體管Ml的輸出電流相同方向的電流。更詳細地 說，N溝道MOS晶體管M2具有相互連接的柵極及漏極、和連接到恒 流源14的第一端子的源極。恒流源14的第二端子與被供給接地電壓 VSS的接地電位節(jié)點N2連接。N溝道MOS晶體管Mil進行二極管連接。更詳細地說，N溝道 MOS晶體管Mll具有相互連接的柵極及漏極、和連接到恒流源14的第 一端子的源極。電流鏡電路13中的P溝道MOS晶體管M21及M22具有大致相同 的特性。通過這種結(jié)構(gòu)，能夠使N溝道MOS晶體管Ml的輸出電流即 從漏極到源極的電流與P溝道MOS晶體管M22及N溝道MOS晶體管 Mll的輸出電流即從漏極到源極的電流大致相等。另外，N溝道MOS 晶體管Mll的柵極-源極間電壓與N溝道MOS晶體管Ml及M2的柵 極-源極間電壓相等。溫度補償電壓生成電路51輸出N溝道MOS晶體管Mll的漏極及 柵極上的電壓作為溫度補償電壓VT。這里，由于N溝道MOS晶體管 Mll進行二極管連接，所以，溫度補償電壓VT成為N溝道MOS晶體 管Mll的工作穩(wěn)定點上的柵極電壓。N溝道MOS晶體管Ml及M2的尺寸即L/W與N溝道MOS晶體管Mll的尺寸不同。這里，L表示溝道長，W表示溝道寬。因而，溫度補 償電壓VT根據(jù)溫度而變化。變更N溝道MOS晶體管Ml及M2的尺寸 與N溝道MOS晶體管Mil的尺寸之間的大小關(guān)系，能夠調(diào)整溫度特性 即針對溫度變化的溫度補償電壓VT的變化程度。另夕卜，N溝道MOS晶體管Ml及M2的尺寸大致相等。因而，變更 輸入晶體管部31所包含的晶體管個數(shù)，由此，能夠以(l/輸入晶體管部 31所包含的晶體管個數(shù))倍對溫度補償電壓VT的電壓偏移值進行變更。圖7是表示溫度補償電壓VT的溫度特性的一例的曲線線圖。參照圖7，在圖3所示的溫度補償電壓生成電路71中，例如，使N 溝道MOS晶體管Ml的尺寸即L/W大于N溝道MOS晶體管M11的尺 寸時，如線G2A所示，溫度補償電壓VT具有正溫度特性。這時，溫度補償電壓VT與基準輸入電壓VREFIN相比，相當大。 這樣，需要在溫度補償電壓生成電路71以外另外準備例如將基準輸入 電壓VREFIN降壓的電路，由此，生成如線G2B所示的溫度補償電壓 VT,會導致電路規(guī)模增大。再次參照圖6,在本發(fā)明的第三實施方式的溫度補償電壓生成電路 53中，與溫度補償電壓生成電路71相比，輸入晶體管部31還包含N 溝道MOS晶體管M2。 N溝道MOS晶體管M2進行二極管連接，并且， 與N溝道MOS晶體管Ml串聯(lián)連接，輸出與N溝道MOS晶體管Ml 的輸出電流相同方向的電流。根據(jù)這種結(jié)構(gòu)，溫度補償電壓生成電路53 的N溝道MOS晶體管Ml的漏極及柵極上的電壓比溫度補償電壓生成 電路71大，其量為N溝道MOS晶體管M2的柵極-源極間的電壓量。 即，溫度補償電壓VT成為N溝道MOS晶體管Ml的柵極-源極間電 壓的l/2倍。因而，在本發(fā)明的第三實施方式的溫度補償電壓生成電路 53中，無需另外具備將基準輸入電壓VREFIN降壓的電路，而能夠防止 溫度補償電壓VT相對于基準輸入電壓VREFIN較大地偏移。由于其它結(jié)構(gòu)及動作與第一實施方式的溫度補償電壓生成電路同 樣，因此這里不再重復詳細的說明。但是，在現(xiàn)有的溫度補償電壓生成電路中，為了防止輸出電壓值相 對于輸入電壓值較大地偏移，另外需要將基準輸入電壓升壓或降壓的電 路，導致電路規(guī)模增大。另外，專利文獻1 ~4記載的結(jié)構(gòu)中，不能將 輸入電壓升壓或降壓，且不能使輸入電壓具有溫度特性。但是，在本發(fā)明的第三實施方式的溫度補償電壓生成電路53中， 輸入晶體管部31所包含的N溝道MOS晶體管Ml及M2的尺寸與輸出 晶體管部32所包含的N溝道MOS晶體管M11的尺寸不同。通過這種 結(jié)構(gòu)，能夠生成使基準輸入電壓VREFIN具有溫度特性的電壓。另夕卜， 本發(fā)明的第三實施方式的溫度補償電壓生成電路53中，輸出晶體管32 所包含的晶體管個數(shù)少于輸入晶體管部31所包含的晶體管個數(shù)。通過 這種結(jié)構(gòu)，能夠生成將基準輸入電壓VREFIN降壓的電壓。另外，對于 本發(fā)明的第三實施方式的溫度補償電壓生成電路53的結(jié)構(gòu)來說，是對 溫度補償電壓生成電路71僅僅追加了 N溝道MOS晶體管M2的結(jié)構(gòu)， 因此無需另外具備將基準輸入電壓VREFIN降壓的電路，能夠謀求簡化 電路結(jié)構(gòu)。另外，通過輸入晶體管部31而進行流動的電流與溫度補償 電壓生成電路71相同，因此能夠防止功耗的增大。因而，本發(fā)明的第三實施方式的溫度補償電壓生成電路53能夠使 輸入電壓具有溫度特性，且能夠?qū)⑤斎腚妷航祲?，并且，能夠謀求簡化 電路結(jié)構(gòu)。接著，利用附圖就本發(fā)明的另一實施方式進行說明。并且，圖中相 同或相當部分采用同一符號，并省略其重復的說明。 第四實施方式與第一實施方式的溫度補償電壓生成電路相比，本實施方式涉及將 溫度補償電壓生成電路作成兩級結(jié)構(gòu)的溫度補償電壓生成電路。除以下 說明的內(nèi)容以外，與第 一實施方式的溫度補償電壓生成電路相同。圖8是表示本發(fā)明的第四實施方式的溫度補償電壓生成電路54的 結(jié)構(gòu)的電路圖。參照圖8，與本發(fā)明的第一實施方式的溫度補償電壓生成電路相比， 溫度補償電壓生成電路54還具備輸入晶體管部61、電流鏡電路(輸出 電流控制電路)63和恒流源64。輸入晶體管部61包含N溝道MOS晶 體管M31。輸出晶體管部62包含N溝道MOS晶體管M41及M42。電 流鏡電路63包含P溝道MOS晶體管M51及M52。N溝道MOS晶體管M31具有被供給基準輸入電壓VREFIN的柵極、 與恒流源64的第一端子連接的源極、和與P溝道MOS晶體管M51的 漏極連接的漏極。恒流源64的第二端子與被供給接地電壓VSS的接地 電位節(jié)點N62連接。N溝道MOS晶體管M41及M42分別進行二極管連接。N溝道MOS 晶體管M42輸出與N溝道MOS晶體管M41的輸出電流相同方向的電 流。更詳細地說，N溝道MOS晶體管M41具有相互連接的柵才及以及漏 極、和與N溝道MOS晶體管M42的柵極及漏極連接的源極。N溝道 MOS晶體管M42具有相互連接的柵極及漏極、和與恒流源64的第一端 子連接的源極。P溝道MOS晶體管M51具有相互連接的柵極及漏極、和與纟皮供給 電源電壓VCC的電源電位節(jié)點N61連接的源極。P溝道MOS晶體管M52具有與P溝道MOS晶體管M51的柵極及 漏極連接的柵極、與N溝道MOS晶體管M41的柵極及漏極連接的漏極、 和連接到電源電位節(jié)點N61的源極。電流鏡電路63中的P溝道MOS晶體管M51及M52具有大致相同 的特性。通過這種結(jié)構(gòu)，能夠使N溝道MOS晶體管M31的輸出電流即 從漏極到源極的電流與P溝道MOS晶體管M52、 N溝道MOS晶體管 M41及M42的輸出電流即從漏極到源極的電流大致相等。N溝道MOS 晶體管M41及M42的各自的柵極-源極間電壓與N溝道MOS晶體管 M31的柵極-源極間電壓相等。并且，電流鏡電路63的反射比可為1 比1以外。溫度補償電壓生成電路54輸出N溝道MOS晶體管M41的漏極及 柵極上的電壓作為溫度補償電壓VT。這里，N溝道MOS晶體管M41 進行二極管連接，因此，溫度補償電壓VT成為N溝道MOS晶體管M41 的工作穩(wěn)定,泉的柵極電壓。N溝道MOS晶體管M31的尺寸即L/W與N溝道MOS晶體管M41 及M42的尺寸不同。這里，L表示溝道長，W表示溝道寬。因而，溫度 補償電壓VT根據(jù)溫度而變化。變更N溝道MOS晶體管M31的尺寸與 N溝道MOS晶體管M41及M42的尺寸之間的大小關(guān)系，由此，能夠調(diào) 整溫度特性即針對溫度變化的溫度補償電壓VT的變化程度。另外，N溝道MOS晶體管M41及M42的尺寸大致相等。因而，通 過變更輸出晶體管部62所包含的晶體管個數(shù)，從而能夠以輸出晶體管 部62所包含的晶體管的個數(shù)倍即整數(shù)倍對溫度補償電壓VT的電壓偏移 值進行變更。這里，在溫度補償電壓生成電路54中，當N溝道MOS晶體管Ml的尺寸小于N溝道MOS晶體管Mll及M12的尺寸時，使N溝道MOS 晶體管M31的尺寸小于N溝道MOS晶體管M41及M42的尺寸。通過 這種結(jié)構(gòu)，能夠使溫度補償電壓VT所具有的負的溫度特性比本發(fā)明的 第一實施方式的溫度補償電壓生成電路51還大。另外，在溫度補償電壓生成電路54中，輸入晶體管部ll包含一個 N溝道MOS晶體管，輸出晶體管部12包含兩個N溝道MOS晶體管。 并且，輸入晶體管部61包含一個N溝道MOS晶體管，輸出晶體管部 62包含兩個N溝道MOS晶體管。通過這種結(jié)構(gòu)，溫度補償電壓VT成 為N溝道MOS晶體管Ml的柵極-源極間電壓的4倍，即，與本發(fā)明 的第一實施方式的溫度補償電壓生成電路51相比，可進一步增大升壓 率。由于其它結(jié)構(gòu)及動作與第一實施方式的溫度補償電壓生成電路相 同，這里不重復詳細的說明。因而，本發(fā)明的第四實施方式的溫度補償電壓生成電路54中，與 本發(fā)明的第一實施方式的溫度補償電壓生成電路同樣，能夠使輸入電壓 具有溫度特性，且能夠?qū)⑤斎腚妷荷龎?，并且能夠謀求簡化電路結(jié)構(gòu)。并且，輸入晶體管部61所包含的晶體管的尺寸與輸出晶體管部62 所包的晶體管的尺寸之間的大小關(guān)系并不限于上述情況。如果輸入晶體 管部61所包含的晶體管的尺寸與輸出晶體管部62所包含的晶體管的尺 寸之間的大小關(guān)系，與輸入晶體管部11所包含的晶體管的尺寸與輸出 晶體管部12所包含的晶體管的尺寸之間的大小關(guān)系相同，能夠使溫度 補償電壓VT所具有的溫度特性比本發(fā)明的第一實施方式的溫度補償電 壓生成電路51還大。另外，輸入晶體管部61所包含的晶體管個數(shù)與輸出晶體管部62所 包含的晶體管個數(shù)之間的大小關(guān)系并不限于上述情況。如果輸入晶體管 部61所包含的晶體管個數(shù)與輸出晶體管部62所包含的晶體管個數(shù)之間 的大小關(guān)系，與輸入晶體管部11所包含的晶體管個數(shù)與輸出晶體管部 12所包含的晶體管個數(shù)之間的大小關(guān)系相同，與本發(fā)明的第 一實施方式 的溫度償電壓生成電路51相比，能夠進一步增大升壓率或降壓率。以下，利用附圖就本發(fā)明的其它實施方式進行說明。第五實施方式圖9是表示本發(fā)明的第五實施方式的半導體裝置401的結(jié)構(gòu)的功能方框圖。參照圖9,半導體裝置401具備第一基準電壓生成電路101、第二 基準電壓生成電路102、比較對象電壓生成電路103、輸出電壓生成電 路104、電壓生成電路105、解碼器106和存儲單元陣列107?；趶碾妷荷呻娐?05接受的電壓VA,第一基準電壓生成電路 101生成電壓值根據(jù)外在因素而變化的基準電壓VREF1。這里，外在因 素例如是第一基準電壓生成電路101的周圍溫度、供給到第一基準電壓 生成電路101的電源電壓的值、以及第一基準電壓生成電路101接受的 信號的頻率。輸出電壓生成電路104將從第一基準電壓生成電路101接受的基準 電壓VREF1與從比較對象電壓生成電路103接受的比較對象電壓 VCOMP作比較，根據(jù)比較結(jié)果，生成輸出電壓VOUT,并向解碼器106 及比較對象電壓生成電路103輸出。并且，輸出電壓生成電路104可為 VDC ( Voltage Down Converter),也可為調(diào)節(jié)器，也可為如后述那樣包 含電荷泵的結(jié)構(gòu)?；趶牡谝换鶞孰妷荷呻娐?01接受的基準電壓VREF1,第二基 準電壓生成電路102生成比基準電壓VREF1小的多個電壓，選擇多個 電壓中的任何一個電壓作為基準電壓VREF2并進行輸出?；趶妮敵鲭妷荷呻娐?04接受的輸出電壓VOUT及從第二基準 電壓生成電路102接受的基準電壓VREF2，比較對象電壓生成電路103 生成具有比輸出電壓VOUT小的電壓值的比較對象電壓VCOMP。通過 這種結(jié)構(gòu)，能夠減小輸出電壓生成電路104所包含的晶體管等的耐壓。 例如，由于能夠使輸出電壓生成電路104的后迷的比較電路131接受的 電壓小于輸出電壓VOUT，所以，能夠防止比較電路131所包含的晶體 管的破壞。另外，對于比較對象電壓生成電路103來說，例如，可才艮據(jù)內(nèi)部開 關(guān)變更比較對象電壓VCOMP的電壓值。通過這種結(jié)構(gòu)，能夠變更輸出 電壓VOUT的電壓值?；趶妮敵鲭妷荷呻娐?04接受的輸出電壓VOUT,解碼器106 生成寫入電壓、讀出電壓及擦除電壓等，并向存儲單元陣列107輸出。 例如，基于從輸出電壓生成電路104接受的輸出電壓VOUT,解碼器106 向存儲單元陣列107中的字線供給電壓。存儲單元陣列107例如包含存儲數(shù)據(jù)的多個存儲單元，基于從解碼器106接受的寫入電壓、讀出電壓及擦除電壓等，進行數(shù)據(jù)存儲、存儲 數(shù)據(jù)的輸出及存儲數(shù)據(jù)的擦除。圖10是表示本發(fā)明的第五實施方式的半導體裝置401中第一基準 電壓生成電路101的結(jié)構(gòu)的電路圖。參照圖IO，笫一基準電壓生成電路101包含P溝道MOS晶體管(絕 緣柵型場效應(yīng)晶體管)M101及M102、和N溝道MOS晶體管M103 ~ M105。P溝道MOS晶體管M101及M102的源極與供給電源電壓VCC的 電源電位節(jié)點Nl連接。P溝道MOS晶體管M101的柵才及與P溝道MOS 晶體管M101的漏極、N溝道MOS晶體管M103的漏極、P溝道MOS 晶體管M102的柵極連接。N溝道MOS晶體管M103的源極與N溝道 MOS晶體管M105的漏極、N溝道MOS晶體管M104的源極連接。P 溝道MOS晶體管M102的漏極與N溝道MOS晶體管M104的漏極及柵 極連接。N溝道MOS晶體管M105的源極與供給接地電壓的接地電位 節(jié)點N2連接。對N溝道MOS晶體管M103的柵極供給來自電壓生成電 路105的電壓VA。對N溝道MOS晶體管M105的柵極供給來自半導體 裝置401所具備的未圖示的控制部的控制電壓C0NT1。第一基準電壓生成電路101輸出N溝道MOS晶體管M104的漏極 及柵極上的電壓作為基準電壓VREF1。即，N溝道MOS晶體管M104 進行二極管連接，因此基準電壓VREF1成為N溝道MOS晶體管M104 的工作穩(wěn)定點的柵極電壓。第一基準電壓生成電路101根據(jù)控制電壓 C0NT1,在N溝道MOS晶體管M105成為導通狀態(tài)的情況下，輸出基 準電壓VREF1。N溝道MOS晶體管M103及M104的尺寸即L/W不同。這里，L 表示溝道長，W表示溝道寬。因而，對于基準電壓VREF1來說，電壓 值根據(jù)溫度而變化。通過變更N溝道MOS晶體管M103及M104的尺 寸的大小關(guān)系，能夠針對溫度變化的調(diào)整基準電壓VREF1的變化程度。圖11是表示本發(fā)明的第五實施方式的半導體裝置401中第二基準 電壓生成電路102的結(jié)構(gòu)的電路圖。參照圖11，第二基準電壓生成電路102包含比較電路111、 VREF2 選擇電路112、電阻部113和P溝道MOS晶體管Mill。在比較電路lll的反轉(zhuǎn)輸入端子上供給來自第一基準電壓生成電路101的基準電壓VREF1,非反轉(zhuǎn)輸入端子與P溝道MOS晶體管Mill 的漏極及電阻部113的第一端連接。P溝道MOS晶體管Mill的源極與 ;故供給電源電壓VCC的電源電位節(jié)點Nil連接。電阻部113的第二端 與被供給接地電壓VSS的接地電位節(jié)點N12連接。比較電路111將基準電壓VREF1與P溝道MOS晶體管Mill的漏 極電壓作比較，并根據(jù)比較結(jié)果向P溝道MOS晶體管Mill的柵極供 給電壓。即，電阻部113的第一端收斂于基準電壓VREFl。電阻部113生成將第一端的電壓即基準電壓VREFl分壓后的電壓 sref0 sref15,并向VREF2選擇電路112輸出。例如，電壓sref0成為 接地電壓VSS,電壓srefl成為基準電壓VREFl的1/16的電壓，電壓 sref2成為基準電壓VREFl的2/16的電壓，電壓srefl5成為基準電壓 VREFl的15/16的電壓?；诶鐝陌雽w裝置401所具備的未圖示的控制部接受的4位的 選擇控制信號SELCONT, VREF2選擇電路112選擇電壓sref0 ~ srefl5 中的任何一個，并將選擇的電壓作為基準電壓VREF2向比較對象電壓 生成電路103輸出。圖12是表示本發(fā)明的第五實施方式的半導體裝置401中的比較對 象電壓生成電路103及輸出電壓生成電路104的結(jié)構(gòu)的電路圖。參照圖12，比較對象電壓生成電路103包含P溝道MOS晶體管 M121 ~M127、 N溝道MOS晶體管M128-M130和開關(guān)SW1 ~ SW4。P溝道MOS晶體管M121的柵極與P溝道MOS晶體管M121的漏 極、P溝道MOS晶體管M126的柵極、P溝道MOS晶體管M122的源 極連接。P溝道MOS晶體管M122的柵極與P溝道MOS晶體管M122 的漏極、P溝道MOS晶體管M127的柵極、P溝道MOS晶體管M123 的源極連接。P溝道MOS晶體管M123的柵極及漏極與P溝道MOS晶 體管M124的源極連接。P溝道MOS晶體管M124的柵極及漏極與P溝 道MOS晶體管M125的源極連接。P溝道MOS晶體管M125的漏極與 N溝道MOS晶體管M129的漏極連接。P溝道MOS晶體管M126的漏 極與P溝道MOS晶體管M129的源極連接。P溝道MOS晶體管M127 的漏極與P溝道MOS晶體管M128的源極連接。P溝道MOS晶體管 M128的漏極與N溝道MOS晶體管M130的漏極連接。P溝道MOS晶體管M128的柵極、N溝道MOS晶體管M129的源極、N溝道MOS晶 體管M130的源極與被供給接地電壓VSS的接地電位節(jié)點N21連接。開關(guān)SW1的第一端與P溝道MOS晶體管M125的源極連接，第二 端與P溝道MOS晶體管M124的源極連接。開關(guān)SW2的第一端與P溝 道MOS晶體管M125的源極連接，第二端與P溝道MOS晶體管M123 的源極連接。開關(guān)SW3的第一端與P溝道MOS晶體管M125的源極連 接，第二端與P溝道MOS晶體管M122的源極連接。開關(guān)SW4的第一 端與P溝道MOS晶體管M125的源極連接，第二端與P溝道MOS晶體 管M121的源極連接。在P溝道MOS晶體管M121的源極及P溝道MOS晶體管M126的 源極上供給來自輸出電壓生成電路104的輸出電壓VOUT。在P溝道 MOS晶體管M125的柵極上供給來自第二基準電壓生成電路102的基準 電壓VREF2。在N溝道MOS晶體管M129及M130的柵極上供給來自 半導體裝置401所具備的未圖示的控制部的控制電壓CONT2。比較對象電壓生成電路103將P溝道MOS晶體管M128的源才及上 的電壓作為比較對象電壓VCOMP,向輸出電壓生成電路104輸出。比 較對象電壓生成電路103根據(jù)控制電壓CONT2,在N溝道MOS晶體管 M129及M130成為導通狀態(tài)的情況下，輸出比較對象電壓VCOMP。開關(guān)SW1 ~ SW4切換比較對象電壓VCOMP的電壓值。以如下方 式對開關(guān)SW1 SW4進行控制，即，其中任意一個成為導通狀態(tài)并且 其它開關(guān)成為斷開狀態(tài)，或者，全部成為斷開狀態(tài)。例如，當開關(guān)SW1 ~ SW4全部成為斷開狀態(tài)的情況下，P溝道MOS 晶體管M121 ~M125變?yōu)橛行?。即，比較對象電壓生成電路103的輸入 級的P溝道MOS晶體管的級數(shù)成為5。另外，當開關(guān)SW1處于導通狀態(tài)、并且開關(guān)SW2 SW4處于斷開 狀態(tài)時，P溝道MOS晶體管M121 ~M123及M125成為有效。即，比 較對象電壓生成電路103的輸入級的P溝道MOS晶體管的級數(shù)成為4。另外，當開關(guān)SW2處于導通狀態(tài)、并且開關(guān)SW1、 SW3及SW4 處于斷開狀態(tài)時，P溝道MOS晶體管M121、 M122及M125成為有效。 即，比較對象電壓生成電路103的輸入級的P溝道MOS晶體管的級數(shù) 成為3。另外，當開關(guān)SW3處于導通狀態(tài)、并且開關(guān)SW1、 SW2及SW4成為斷開狀態(tài)時，P溝道MOS晶體管M121及M125成為有效。即，比較 對象電壓生成電路103的輸入級的P溝道MOS晶體管的級數(shù)成為2。另外，當開關(guān)SW4處于導通狀態(tài)、并且開關(guān)SW1 SW3處于斷開 狀態(tài)時，P溝道MOS晶體管M125成為有效。即，比較對象電壓生成電 路103的輸入級的P溝道MOS晶體管的級數(shù)成為1。并且，比較對象電壓生成電路103并不限于包含多個MOS晶體管 的結(jié)構(gòu)，也可以是包含電阻來取代MOS晶體管的結(jié)構(gòu)。但是，為了提 高電荷泵132的效率，需要使電荷泵132的輸出電流變小。因此，用電 阻構(gòu)成比較對象電壓生成電路103的情況下，需要使電阻值較大。這樣， 電阻的面積就會變大，因此難以實現(xiàn)電路的小型化。因而，優(yōu)選比較對 象電壓生成電路103由MOS晶體管構(gòu)成。輸出電壓生成電路104包含比較電路131、電荷泵132和電容133。 電容133的第一電極與電荷泵132的輸出連接，第二電極與被供給接地 電壓的接地電位節(jié)點N31連接。比較電路131對在非反轉(zhuǎn)輸入端子上從第一基準電壓生成電路101 接受的基準電壓VREF1、與在反轉(zhuǎn)輸入端子上從比4交對象電壓生成電路 103接受的比較對象電壓VCOMP進行比較，并根據(jù)比較結(jié)果，將邏輯 高電平或邏輯低電平的電壓向電荷泵132輸出。更詳細地說，比專支電路 131在比較對象電壓VCOMP小于基準電壓VREF1的情況下將邏輯高電 平的電壓輸出到電荷泵132。另一方面，比較電路131在比較對象電壓 VCOMP大于基準電壓VREF1的情況下將邏輯低電平的電壓輸出到電 荷泵132。電荷泵132在從比較電路131接受了邏輯高電平的電壓的情況下向 電容133存儲電荷，在從比較電路131接受了邏輯低電平的電壓的情況 下停止工作，即，停止針對電容133的電荷蓄積。輸出電壓生成電路104輸出電容133的第一電極上的電壓作為輸出 電壓VOUT。這里，若將基準電壓VREF1的電壓值設(shè)為VREF1,將基準電壓 VREF2的電壓值設(shè)為VREF2,將比較對象電壓生成電路103的輸入級 的P溝道MOS晶體管的級數(shù)設(shè)為N,則輸出電壓VOUT由以下公式表示。VOUT = VREF1 x N + VREF2以下，舉出具體數(shù)值說明半導體裝置401的動作。這里為了使說明 簡單而假設(shè)基準電壓VREF2被設(shè)定為0V。另外，假設(shè)比較對象電壓生 成電路103的輸入級的P溝道MOS晶體管的級數(shù);陂設(shè)定為5。如果需要使輸出電壓VOUT成為8V，則基準電壓VREF1就設(shè)定為 1.6V。并且，在這種情況下，第二基準電壓生成電路102能夠以每100mV 選擇OV 1.5V的電壓中的任何一個電壓作為基準電壓VREF2，并進行 輸出。這里，在輸出電壓VOUT成為例如5V的狀態(tài)下，P溝道MOS晶體 管M121 M125的柵極-源極間電壓VGS1 VGS5分別成為IV。這樣 P溝道MOS晶體管M128的柵極-源極間電壓VGS8即比較對象電壓 VCOMP就成為IV。這時，由于比較對象電壓VCOMP小于基準電壓VREF1,比較電路 131將邏輯高電平的電壓輸出到電荷泵132。電荷泵132從比較電路131接受邏輯高電平的電壓，向電容133存 儲電荷，由此，增大輸出電壓VOUT。另一方面，在輸出電壓VOUT成為例如9V的狀態(tài)下，P溝道MOS 晶體管M121 M125的柵極-源極間電壓VGS1 ~ VGS5分別成為1.8V。 這樣P溝道MOS晶體管M128的柵極-源極間電壓VGS8即比較對象 電壓VCOMP就成為1.8V。這時，由于比較對象電壓VCOMP大于基準電壓VREF1,所以，比 較電路131將邏輯低電平的電壓輸出到電荷泵132。電荷泵132從比較電路131接受邏輯低電平的電壓，停止電容133 的電荷蓄積。從而，輸出電壓VOUT變小。根據(jù)以上的反饋動作，在本發(fā)明的第五實施方式的半導體裝置401 中，將輸出電壓VOUT收斂于所希望的電壓，這里為8V。另外，在本發(fā)明的第五實施方式的半導體裝置401中，基于從電壓 生成電路105接受的電壓VA,第一基準電壓生成電路101生成電壓值 根據(jù)外在因素而變化的基準電壓VREF1。然后，輸出電壓生成電路104 將從第一基準電壓生成電路101接受的基準電壓VREF1與從比較對象 電壓生成電路103接受的比較對象電壓VCOMP進行比較，并根據(jù)比較 結(jié)果生成輸出電壓VOUT。通過這種結(jié)構(gòu)，能夠適當?shù)貙?yīng)輸出電壓供 給目的地所具有的外在因素導致的特性。圖13是表示本發(fā)明的第五實施方式的半導體裝置401的輸出電壓 VOUT的電壓值與溫度特性之間的關(guān)系的曲線圖。如上所述，在比較對象電壓生成電路103中，通過變更開關(guān)SW1 SW4的導通狀態(tài)及斷開狀態(tài)的設(shè)定，增減比較對象電壓生成電路103中 輸入級的P溝道MOS晶體管的級數(shù)，從而增減比較對象電壓VCOMP 的電壓值。通過這種結(jié)構(gòu)，能夠變更輸出電壓VOUT的電壓值。這里，曲線G1表示如下情況，假設(shè)為半導體裝置401不生成基 準電壓VREF2，由此，僅才艮據(jù)輸出電壓VOUT及比較對象電壓生成電 路103的輸入級的P溝道MOS晶體管的級數(shù)，生成比較對象電壓 VCOMP。線G2表示如下的情況如本發(fā)明的第五實施方式的半導體裝 置401那樣，根據(jù)輸出電壓VOUT、比較對象電壓生成電路103的輸入 級的P溝道MOS晶體管的級數(shù)、以及具有與基準電壓VREF1相同的溫 度特性的基準電壓VREF2,生成比較對象電壓VCOMP。曲線G1中，根據(jù)輸出電壓VOUT的設(shè)定值即比較對象電壓生成電 路103的輸入級的P溝道MOS晶體管的級數(shù)，輸出電壓VOUT的溫度 特性以臺階狀變化。例如，在將比較對象電壓生成電路103的輸入級的 P溝道MOS晶體管的級數(shù)設(shè)為1來將輸出電壓VOUT設(shè)定在1.6V-3.IV的情況下，輸出電壓VOUT的溫度特性成為-3.8mV廠C。另外， 在將比較對象電壓生成電路103的輸入級的P溝道MOS晶體管的級數(shù) 設(shè)為2來將輸出電壓VOUT設(shè)定在3.2V-4.7V的情況下，輸出電壓 VOUT的溫度特性成為-7.6mV廠C。這里，考慮因內(nèi)部元件的偏差等而兩個半導體裝置401中任何一個 的輸出電壓VOUT在所要求的電壓范圍內(nèi)、而另一個的輸出電壓VOUT 在所要求的電壓范圍外的情況。假設(shè)輸出電壓VOUT在所要求的電壓范 圍內(nèi)的半導體裝置401的比較對象電壓生成電路103中輸入級的P溝道 MOS晶體管的級數(shù)為1,則需要將輸出電壓VOUT未在所要求的電壓范 圍內(nèi)的半導體裝置401的比較對象電壓生成電路103中輸入級的P溝道 MOS晶體管的級數(shù)例如設(shè)為2。這樣，如上所述，兩個半導體裝置401 間輸出電壓VOUT的溫度特性有很大差異。但是，在本發(fā)明的第五實施方式的半導體裝置401中，根據(jù)基準電 壓VREF1，第二基準電壓生成電路102生成比基準電壓VREF1小的多 個電壓，選擇多個電壓中的任何一個電壓作為基準電壓VREF2并進行輸出。然后，基于從輸出電壓生成電路104接受的輸出電壓VOUT及從 第二基準電壓生成電路102接受的基準電壓VREF2,比較對象電壓生成 電路103生成比較對象電壓VCOMP。這樣，作成可從小于基準電壓 VREF1的多個電壓中選擇基準電壓VREF2的結(jié)構(gòu)，由此，與如曲線G1 所示那樣假設(shè)僅根據(jù)輸出電壓VOUT及比較對象電壓生成電路103的輸 入級的P溝道MOS晶體管的級數(shù)而生成比較對象電壓VCOMP的情況 相比，能夠與內(nèi)部元件的偏差等對應(yīng)地細調(diào)輸出電壓VOUT。另夕卜，基準電壓VREF2是根據(jù)基準電壓VREF1而生成的電壓即將 基準電壓VREF1分壓后的電壓，因此具有與基準電壓VREF1相同的溫 度特性。因此，如曲線G2所示，能夠根據(jù)輸出電壓VOUT的電壓值正 確地進行輸出電壓VOUT的溫度特性的調(diào)整。然后，如曲線G1所示， 與假設(shè)僅根據(jù)輸出電壓VOUT及比較對象電壓生成電路103的輸入級的 P溝道MOS晶體管的級數(shù)來生成比較對象電壓VCOMP的情況相比， 如曲線G2所示那樣，能夠根據(jù)輸出電壓VOUT的電壓值細調(diào)輸出電壓 VOUT的溫度特性。如上所述，在本發(fā)明的第五實施方式的半導體裝置401中，能夠適 當?shù)貙?yīng)輸出電壓供給目的地所具有的外在因素導致的特性，并且，能 夠防止輸出電壓值及輸出電壓的特性的偏差。以下，利用附圖就本發(fā)明的另一實施方式進行說明。并且，圖中相 同或相當部分采用同一符號，并省略其重復的說明。第六實施方式與第五實施方式的半導體裝置相比，本實施方式涉及生成多種輸出 電壓的結(jié)構(gòu)的半導體裝置。除以下說明的內(nèi)容以外，與第五實施方式的 半導體裝置相同。圖14是表示本發(fā)明的第六實施方式的半導體裝置402的結(jié)構(gòu)的功 能方框圖。參照圖14,半導體裝置402具備第一基準電壓生成電路121A~ 121C、第二基準電壓生成電路122、比較對象電壓生成電路123A 123C、 輸出電壓生成電路124A 124C、電壓生成電路125、解碼器126A-126C、存儲單元陣列127、選擇電路128、切換電路129和選擇電路 130A~ 130C?；趶碾妷荷呻娐?05接受的電壓VA,第一基準電壓生成電路121A- 121C分別生成電壓值根據(jù)外在因素而變化的基準電壓VREF1A、 VREF1B、 VREF1C。這里，外在因素指的是例如第一基準電壓生成電路 121A~121C的周圍溫度、供給到第一基準電壓生成電路121A-121C 的電源電壓的值、或者第二基準電壓生成電路121A- 121C所接受的信號的頻率。輸出電壓生成電路124A 124C對分別從第一基準電壓生成電路 121A~ 121C接受的基準電壓VREF1A、 VREF1B、 VREF1C與分別從比 較對象電壓生成電路123A-123C接受的比較對象電壓VCOMPA、 VCOMPB、 VCOMPC進行比較，并根據(jù)比較結(jié)果分別生成輸出電壓 VOUTA、 VOUTB、 VOUTC,分別向解碼器126A ~ 126C及比較對象電 壓生成電路123A~ 123C輸出。并且，輸出電壓生成電路124A~124C 可以是VDC (Voltage Down Converter),也可以是調(diào)節(jié)器，也可以是 與本發(fā)明的第五實施方式的半導體裝置401同樣地包含電荷泵的結(jié)構(gòu)。選擇電路128選擇分別從笫一基準電壓生成電路121A- 121C接受 的基準電壓VREF1A、 VREF1B、 VREF1C中的任何一個作為基準電壓 VREF1,向第二基準電壓生成電路122輸出?；趶倪x擇電路128接受的基準電壓，第二基準電壓生成電路122 生成比從選擇電路128接受的基準電壓VREF1小的多個電壓，選擇多 個電壓中的任何一個作為基準電壓VREF2并進行輸出。切換電路129將從第二基準電壓生成電路122接受的基準電壓 VREF2,向選擇電路130A~ 130C中的與生成所選4爭的基準電壓VREF1 的第一基準電壓生成電路對應(yīng)的選擇電路輸出。選擇電路130A~ 130C將從切換電路129接受的基準電壓VREF2 以及從未圖示的電壓生成電路分別接受的不具有溫度特性的基準電壓 CONSTA、 CONSTB、 CONSTC中的任何一個作為基準電壓VREF2,向 比較對象電壓生成電路123A- 123C輸出。基于從各輸出電壓生成電路124A ~ 124C接受的輸出電壓VOUTA、 VOUTB、 VOUTC及從第二基準電壓生成電路122接受的基準電壓 VREF2,比4交對象電壓生成電路123A~ 123C分別生成具有比輸出電壓 VOUTA、 VOUTB、 VOUTC小的電壓值的比較對象電壓VCOMPA、 VCOMPB、 VCOMPC。通過這種結(jié)構(gòu)，能夠減小輸出電壓生成電路 124A~124C中所包含的晶體管等的耐壓。例如，能夠使輸出電壓生成電路124A~ 124C的比較電路131接受的電壓小于輸出電壓VOUTA、 VOUTB、 VOUTC,所以，能夠防止比較電路131中所包含的晶體管被 破壞。另外，對于比較對象電壓生成電路123A~ 123C來說，可才艮據(jù)例如 內(nèi)部開關(guān)變更比較對象電壓VCOMPA、 VCOMPB、 VCOMPC的電壓值。 通過這種結(jié)構(gòu)，可分別變更輸出電壓VOUTA、 VOUTB、 VOUTC的電壓值?；诜謩e從輸出電壓生成電路124A ~ 124C接受的輸出電壓 VOUTA、 VOUTB、 VOUTC,解碼器126A ~ 126C生成寫入電壓、讀出 電壓及擦除電壓等，并向存儲單元陣列127輸出。例如，基于分別從輸 出電壓生成電路124A-124C接受的輸出電壓VOUTA、 VOUTB、 VOUTC，解碼器126A-126C向存儲單元陣列127中的字線、源極線、 位線分別供給電壓。存儲單元陣列127包含例如存儲數(shù)據(jù)的多個存儲單元，基于從解碼 器126A~ 126C接受的寫入電壓、讀出電壓及擦除電壓等，進行數(shù)據(jù)存 儲、存儲數(shù)據(jù)的輸出及存儲數(shù)據(jù)的擦除。其它結(jié)構(gòu)及動作與第五實施方式的半導體裝置相同，所以，這里不 重復其詳細說明。因而，與本發(fā)明的第五實施方式的半導體裝置同樣地，本發(fā)明的第 六實施方式的半導體裝置能夠適當?shù)貙?yīng)輸出電壓供給目的地所具有 的外在因素導致的特性，并且，能夠防止輸出電壓值及輸出電壓的特性 的偏差。另外，只要供給到存儲單元陣列127中的字線、源極線及位線等的 電壓中的至少一個電壓與存儲單元的溫度特性對應(yīng)就充分的情況下，如 上所述，采用在輸出電壓VOUTA ~ VOUTC的各系統(tǒng)中共有第二基準電 壓生成電路的結(jié)構(gòu)，由此，能夠減少半導體裝置401的芯片面積。以上，就本發(fā)明作了詳細說明，但所有內(nèi)容均屬例示，不應(yīng)視作本 發(fā)明限定。應(yīng)當清楚本發(fā)明的范圍由技術(shù)方案的范圍來加以解釋。
權(quán)利要求
1.一種半導體裝置，其中，具有第一輸入晶體管部，包括具有被供給基準電壓的控制電極的第一晶體管；第一輸出晶體管部，包括進行二極管連接的第二晶體管；第一輸出電流控制電路，使與流過所述第一晶體管的導通電極間的電流對應(yīng)的電流流過所述第二晶體管的導通電極間，所述第一輸入晶體管部及所述第一輸出晶體管部的至少任意一個還包括一個或多個第三晶體管，該第三晶體管進行二極管連接，并且與對應(yīng)的所述第一晶體管或所述第二晶體管串聯(lián)連接，輸出與所述對應(yīng)的所述第一晶體管或所述第二晶體管的輸出電流相同方向的電流，所述第一晶體管及所述第一輸入晶體管部中的所述第三晶體管的總數(shù)，與所述第二晶體管及所述第一輸出晶體管部中的所述第三晶體管的總數(shù)不同，所述第一晶體管的尺寸及所述第一輸入晶體管部中的所述一個或多個第三晶體管的尺寸，與所述第二晶體管的尺寸及所述第一輸出晶體管部中的所述一個或多個第三晶體管的尺寸不同，將所述第二晶體管的控制電極上的電壓作為輸出電壓。
2. 如權(quán)利要求1的半導體裝置，其中，所述第一晶體管及所述第一輸入晶體管部中的所述第三晶體管的 總數(shù)少于所述第二晶體管及所述第 一輸出晶體管部中的所述第三晶體 管的總數(shù)，所述第一晶體管的尺寸及所述第一輸入晶體管部中的所述一個或 多個第三晶體管的尺寸小于所述第二晶體管的尺寸及所述第一輸出晶 體管部中的所述一個或多個第三晶體管的尺寸。
3. 如權(quán)利要求1的半導體裝置，其中，所述第一晶體管及所述第一輸入晶體管部中的所述第三晶體管的 總數(shù)多于所述第二晶體管及所述第 一輸出晶體管部中的所述第三晶體 管的總數(shù)，所述第一晶體管的尺寸及所述笫一輸入晶體管部中的所述一個或 多個第三晶體管的尺寸大于所述第二晶體管的尺寸及所述第一輸出晶 體管部中的所述一個或多個第三晶體管的尺寸。
4. 如權(quán)利要求1的半導體裝置，其中，所述第一輸入晶體管部包括尺寸大致相等的所述第一晶體管及所 述一個或多個第三晶體管。
5. 如權(quán)利要求1的半導體裝置，其中，所述第一輸出晶體管部包含尺寸大致相等的所述第二晶體管及所 述一個或多個所述第三晶體管。
6. 如權(quán)利要求1所述的半導體裝置，其中，所述半導體裝置還具有第二輸入晶體管部，包括具有與所述第二 晶體管的控制電極連接的控制電極的第四晶體管；第二輸出晶體管部， 包括進行二極管連接的第五晶體管；第二輸出電流控制電路，使與流過 所述第四晶體管的導通電極間的電流對應(yīng)的電流流過所述第五晶體管 的導通電極間，所述第二輸入晶體管部及所述第二輸出晶體管部中的至少任意一 個還包括一個或多個第六晶體管，該第六晶體管進行二極管連接，并且 與對應(yīng)的所述第四晶體管或所述第五晶體管串聯(lián)連接，輸出與所述對應(yīng) 的所述第四晶體管或所述笫五晶體管的輸出電流相同方向的電流，所述第四晶體管及所述第二輸入晶體管部中的所述第六晶體管的總數(shù)和所述第五晶體管及所述第二輸出晶體管部中的所述第六晶體管 的總數(shù)之間的大小關(guān)系，與所述第一晶體管及所述第 一輸入晶體管部中 的所述第三晶體管的總數(shù)和所述第二晶體管及所述第一輸出晶體管部 中的所述第三晶體管的總數(shù)之間的大小關(guān)系相同，所述笫四晶體管的尺寸及所述第二輸入晶體管部中的所述一個或 多個第六晶體管的尺寸和所述第五晶體管的尺寸及所述笫二輸出晶體 管部中的所述一個或多個第六晶體管的尺寸之間的大小關(guān)系，與所述第 一晶體管的尺寸及所述第一輸入晶體管部中的所述一個或多個笫三晶 體管的尺寸和所述第二晶體管的尺寸及所述第一輸出晶體管部中的所 述一個或多個第三晶體管的尺寸之間的大小關(guān)系相同，將所述第五晶體管的控制電極上的電壓作為輸出電壓。
7. —種半導體裝置，具有第一基準電壓生成電路，生成電壓值根據(jù)外在因素而變化的第一基 準電壓；輸出電壓生成電路，對所述第一基準電壓與比較對象電壓進行比 較，根據(jù)所述比較結(jié)果生成輸出電壓；第二基準電壓生成電路，根據(jù)所述第一基準電壓生成比所述第一基 準電壓小的多個電壓，選擇所述多個電壓中的任意一個電壓作為第二基 準電壓并進行輸出；以及比較對象電壓生成電路，根據(jù)所述輸出電壓及所述第二基準電壓， 生成所述比較對象電壓。
8. 如權(quán)利要求7的半導體裝置，其中，所述比較對象電壓生成電路根據(jù)所述輸出電壓及所述第二基準電 壓，生成具有比所述輸出電壓小的電壓值的所述比較對象電壓。
9. 如權(quán)利要求7的半導體裝置，其中，所述比較對象電壓生成電路包括第一晶體管，具有控制電極、被 供給所述輸出電壓的第 一 導通電極和與所述控制電極連接的第二導通 電極；第二晶體管，具有被供給所述第二基準電壓的控制電極、與所述 第一晶體管的第二導通電極連接的第一導通電極和與被供給固定電壓 的固定電位節(jié)點連接的第二導通電極；笫三晶體管，具有與所述第一晶 體管的控制電極連接的控制電極、被供給所述輸出電壓的第一導通電 極、和第二導通電極；第四晶體管，具有與所述第三晶體管的第二導通 電極連接的第一導通電極和與所述固定電位節(jié)點連接的控制電極及第 二導通電極，所述比較對象電壓生成電路輸出所述第四晶體管的所述笫一導通 電極上的電壓作為所述比較對象電壓。
10. 如權(quán)利要求9的半導體裝置，其中，所述比較對象電壓生成電路還包括開關(guān)，該開關(guān)的第一端與所述第 一晶體管的第一導通電極連接，第二端與所述第一晶體管的第二導通電 極連接。
11. 如權(quán)利要求7的半導體裝置，其中，所述外在因素是所述第 一基準電壓生成電路的周圍溫度、被供給到 所述第一基準電壓生成電路的電源電壓值、或者所述第一基準電壓生成 電路接受的信號的頻率。
12.如權(quán)利要求7的半導體裝置，其中，所述半導體裝置包括多個所述第一基準電壓生成電路；一個所述第二基準電壓生成電路；與所述多個所述第一基準電壓生成電路分別對應(yīng)的多個所述比較對象電壓生成電^各；多個所述輸出電壓生成電路，與所述多個所迷第一基準電壓生成電 路分別對應(yīng)，將從對應(yīng)的所述第 一基準電壓生成電路接受的所述第 一基 準電壓和從對應(yīng)的所述比較對象電壓生成電路接受的所述比較對象電壓進行比較，根據(jù)所述比較結(jié)果生成所述輸出電壓；選擇電路，選擇從所述多個第一基準電壓生成電路接受的所述第一 基準電壓中的任意一個電壓，輸出到所述第二基準電壓生成電路；切換電路，將從所述第二基準電壓生成電路接受的所述第二基準電 壓輸出到所述比較對象電壓生成電路，該所述比較對象電壓生成電路與 生成所述選擇的所述第一基準電壓的所述第一基準電壓生成電路對應(yīng)。
全文摘要
本發(fā)明涉及一種半導體裝置。輸入晶體管部(11)包括具有被供給基準電壓的控制電極的第一晶體管(M1)。輸出晶體管部(12)包括被二極管連接的第二晶體管(M11)。輸入晶體管部(11)及輸出晶體管部(12)中的至少任何一個還包括第三晶體管，該第三晶體管進行二極管連接，并且與對應(yīng)的第一晶體管(M1)或第二晶體管(M11)串聯(lián)連接，輸出與對應(yīng)的晶體管相同方向的電流。輸入晶體管部(11)及輸出晶體管部(12)各自包括的晶體管個數(shù)不同。輸入晶體管部(11)所包括的晶體管的尺寸與輸出晶體管部(12)所包括的晶體管的尺寸不同。
文檔編號G05F3/22GK101276228SQ20081008747
公開日2008年10月1日 申請日期2008年3月28日 優(yōu)先權(quán)日2007年3月28日
發(fā)明者久下英比古, 伊藤孝, 小野峰和, 山內(nèi)忠昭, 桐木成章, 長澤勉 申請人:株式會社瑞薩科技