專利名稱：：輸出緩沖電路及其低功率偏壓電路,以及輸入緩沖電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明有關(guān)于一種大范圍的輸入/輸出緩沖電路，特別是有關(guān)于一種輸入/輸出緩沖電路，其可根據(jù)相異供應(yīng)電壓來提供相異電壓位準(zhǔn)信號(hào)。
背景技術(shù)：
：由于集成電路可操作在不同的電壓位準(zhǔn)，緩沖電路則需要轉(zhuǎn)換在兩相異集成電路之間的相異電壓位準(zhǔn)信號(hào)。然而，已知緩沖電路經(jīng)常具有可靠度的問題、熱載子衰退問題、以及漏電流的問題。因此，期望提出一種不具有上述問題的緩沖電路。
發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題在于提供一種輸出緩沖電路及其低功率偏壓電路以及輸入緩沖電路，克服現(xiàn)有緩沖電路常具有的可靠度問題、熱載子衰退問題、以及漏電流的問題。為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種輸出緩沖電路。此輸出緩沖電路接收來自第一核心電路的控制信號(hào)及數(shù)據(jù)信號(hào)，且根據(jù)控制信號(hào)而操作在傳送模式并根據(jù)數(shù)據(jù)信號(hào)的電壓位準(zhǔn)及一供電電壓將數(shù)據(jù)信號(hào)轉(zhuǎn)換成具有第一電壓位準(zhǔn)或接地電壓位準(zhǔn)的輸出信號(hào)。此外，調(diào)整供電電壓，以上拉或下拉輸出信號(hào)的第一電壓位準(zhǔn)。本發(fā)明另提供一種低功率偏壓電路。此低功率偏壓電路通過使用至少一NMOS(N-typeMetalOxideSemiconductor)晶體管及至少一PMOS晶體管而在端點(diǎn)上產(chǎn)生固定柵極偏壓，以分別對(duì)端點(diǎn)充電及放電。根據(jù)本發(fā)明的一實(shí)施例，動(dòng)態(tài)柵極偏壓產(chǎn)生器電路包括低功率偏壓電路、功率供應(yīng)位準(zhǔn)偵測(cè)器電路、電壓位準(zhǔn)轉(zhuǎn)換器電路、邏輯切換電路、以及動(dòng)態(tài)驅(qū)動(dòng)偵測(cè)器。低功率偏壓電路，通過使用至少一NMOS晶體管及至少一PMOS晶體管而在一端點(diǎn)上產(chǎn)生一固定柵極偏壓，以分別對(duì)端點(diǎn)充電及放電。功率供應(yīng)位準(zhǔn)偵測(cè)器電路判斷供電電壓是否超過一門檻電壓位準(zhǔn)來產(chǎn)生一判定信號(hào)給電壓位準(zhǔn)轉(zhuǎn)換器電路及邏輯切換電路，以避免在電壓位準(zhǔn)轉(zhuǎn)換器電路及邏輯切換電路產(chǎn)生電性過壓現(xiàn)象。電壓位準(zhǔn)轉(zhuǎn)換器電路接收向上信號(hào)、判斷信號(hào)、以及固定柵極偏壓，且產(chǎn)生對(duì)應(yīng)向上信號(hào)的柵極偏壓信號(hào)Vgl。柵極偏壓信號(hào)的電位準(zhǔn)是根據(jù)供電電壓及向上信號(hào)而決定。邏輯切換電路根據(jù)供電電壓的電壓位準(zhǔn)來提供具有適當(dāng)電壓位準(zhǔn)的柵極偏壓信號(hào)Vg2至輸出級(jí)電路的第二晶體管的柵極，以避免第二晶體管的漏電流。動(dòng)態(tài)驅(qū)動(dòng)偵測(cè)器接收向下信號(hào)，且根據(jù)供電電壓的電壓位準(zhǔn)來提供具有特定電位準(zhǔn)的該柵極偏壓信號(hào)(Vg5)。為了實(shí)現(xiàn)上述目的，本發(fā)明又提供一種輸入緩沖電路，包括電壓位準(zhǔn)限制器電路、電壓位準(zhǔn)提升電路、反相器、以及輸入級(jí)電路。電壓位準(zhǔn)限制器電路接收來自轉(zhuǎn)接墊的第一輸入信號(hào)，且限制該第一輸入信號(hào)的電壓位準(zhǔn)，以輸出第二輸入信號(hào)至第一端點(diǎn)。電壓位準(zhǔn)提升電路耦接第一端點(diǎn)，用以將第一端點(diǎn)的電壓位準(zhǔn)上拉至第一特定電壓位準(zhǔn)。反相器耦接第一端點(diǎn)，且將第二輸入信號(hào)反相，以產(chǎn)生第三輸入信號(hào)。輸入級(jí)電路用以接收第三輸入信號(hào)，且將第三輸入信號(hào)反相，以產(chǎn)生第四輸入信號(hào)至第一核心電路。本發(fā)明的輸出緩沖電路和輸入緩沖電路可根據(jù)相異供應(yīng)電壓來提供相異電壓位準(zhǔn)信號(hào)，提高了緩沖電路的可靠度，并可有效避免漏電流的產(chǎn)生。為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合所附附圖，作詳細(xì)說明如下圖1表示根據(jù)本發(fā)明的一實(shí)施例，具有兩核心電路及轉(zhuǎn)接墊的大范圍輸入/輸出緩沖電路；圖2表示根據(jù)本發(fā)明的另一實(shí)施例，輸出緩沖電路、輸入緩沖電路、及轉(zhuǎn)接墊的詳細(xì)電路；圖3表示根據(jù)本發(fā)明的另一實(shí)施例，預(yù)驅(qū)動(dòng)器電路、輸出級(jí)電路、浮接N型井區(qū)電路、柵極追蹤電路、以及動(dòng)態(tài)柵極偏壓產(chǎn)生器電路的電路方塊圖4表示根據(jù)本發(fā)明的另一實(shí)施例，動(dòng)態(tài)柵極偏壓產(chǎn)生器電路詳細(xì)電路；以及圖5表示根據(jù)本發(fā)明另一實(shí)施例的輸入緩沖電路的詳細(xì)電路。主要組件符號(hào)說明10、20核心電路；30轉(zhuǎn)接墊；100輸入/輸出緩沖電路；101輸出緩沖電路；102輸入緩沖電路；103預(yù)驅(qū)動(dòng)器電路；104輸出級(jí)電路；105浮接N型井區(qū)電路；106柵極追蹤電路；107動(dòng)態(tài)柵極偏壓產(chǎn)生器電路；VDDIO、VDD供電電壓；INV201反相器；NAND201與非門；NOR201或非門；PM201…PM207PMOS晶體管；NM201…NM204NMOS晶體管；302低功率偏壓電路；303功率供應(yīng)位準(zhǔn)偵測(cè)器電路；304電壓位準(zhǔn)轉(zhuǎn)換器電路；305邏輯切換電路；306動(dòng)態(tài)驅(qū)動(dòng)偵測(cè)器；PM401…PM406、PM411、PM451…PM453PMOS晶體管；畫401…醒408、畫411、畫451…畫455、畫461、畫462畫OS晶體管；501電壓位準(zhǔn)限制器電路；502反相器；503電壓位準(zhǔn)提升電路；504輸入級(jí)電路；PM501…PM503PMOS晶體管；NM501…NM503NMOS晶體管。具體實(shí)施例方式圖1表示根據(jù)本發(fā)明實(shí)施例的大范圍輸入/輸出緩沖電路100，其具有兩核心電路10及20以及一個(gè)轉(zhuǎn)接墊30。大范圍輸入/輸出緩沖電路100包括輸出緩沖電路101及輸入緩沖電路102。輸出緩沖電路101包括預(yù)驅(qū)動(dòng)器電路103、輸出級(jí)電路104、浮接N型井區(qū)電路105、柵極追蹤電路106、以及動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107。如圖1所示，核心電路IO傳送控制信號(hào)OE及電壓信號(hào)Dout至輸出緩沖電路101的預(yù)驅(qū)動(dòng)器電路103。圖2表示根據(jù)本發(fā)明實(shí)施例，輸出緩沖電路IOI、輸入緩沖電路102、及轉(zhuǎn)接墊30的詳細(xì)電路。此外，圖2也表示輸出緩沖電路101的預(yù)驅(qū)動(dòng)器電路103、輸出級(jí)電路104、及浮接N型井區(qū)電路105的詳細(xì)電路。而動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107的詳細(xì)電路將顯示于圖3及圖4。如圖1及圖2所示，供電電壓VDDIO可調(diào)整為1.8V、2.5V、3.3V、或5V，而供電電壓VDD為3.3V。大范圍輸入/輸出緩沖電路100根據(jù)控制信號(hào)OE而處于傳送模式或接收模式。參閱圖1，當(dāng)控制信號(hào)OE為邏輯1時(shí)，大范圍輸入/輸出緩沖電路100為傳送模式。輸出緩沖電路101將產(chǎn)生具有與信號(hào)Dout相同邏輯的信號(hào)至轉(zhuǎn)接墊30。因此，當(dāng)控制信號(hào)OE為邏輯l時(shí)，信號(hào)Dout及轉(zhuǎn)接墊30為相同的邏輯位準(zhǔn)。當(dāng)控制信號(hào)OE為邏輯1且信號(hào)Doiit為邏輯0時(shí)，向上信號(hào)UP及向下信號(hào)DN兩者皆為邏輯1。而當(dāng)控制信號(hào)OE為邏輯1且信號(hào)Dout為邏輯1時(shí)，信號(hào)UP及DN兩者皆為邏輯O。當(dāng)控制信號(hào)OE為邏輯0時(shí)，不論信號(hào)Dout為邏輯0或1，信號(hào)UP為邏輯1而信號(hào)DN為邏輯0。同時(shí)，大范圍輸入輸出緩沖電路100處于接收模式。預(yù)驅(qū)動(dòng)器的真值表<table>tableseeoriginaldocumentpage10</column></row><table>表l根據(jù)本發(fā)明的另一實(shí)施例，如圖2所示，預(yù)驅(qū)動(dòng)器電路103包括反相器INV201、與非門NAND20K以及或非門NOR201。預(yù)驅(qū)動(dòng)器電路103接收信號(hào)OE及Dout，以產(chǎn)生信號(hào)UP及DN，用來在接收模式下或傳送模式下控制輸入/輸出緩沖電路100。根據(jù)本發(fā)明的一實(shí)施例，為了輸出緩沖電路IOI的正常操作，動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107接收來自預(yù)驅(qū)動(dòng)器電路103的信號(hào)UP及DN，以提供特定柵極偏壓Vgl、Vg2、及Vg5至輸出級(jí)電路104。表2是表示在不同操作狀態(tài)下，包括接收模式及傳送模式，輸出級(jí)電路104的柵極偏壓Vgl、Vg2、Vg3、及Vg4，且供電電壓VDDIO為1.8V、3.3V、或5V。在不同模式下輸出級(jí)電路所需要的柵極電壓<table>tableseeoriginaldocumentpage10</column></row><table>*在接收模式下，當(dāng)轉(zhuǎn)接墊-5V，Vg2偏壓必須為5V表2根據(jù)本發(fā)明的一實(shí)施例，如圖2所示，輸出級(jí)電路104包括晶體管PM201、PM202、NM201、NM202、及NM203。晶體管PM201及PM202串聯(lián)，晶體管NM201耦接晶體管NM202及NM203，且轉(zhuǎn)接墊30耦接晶體管PM202及NM201。然而，此電路配置對(duì)此實(shí)施例不造成限制。輸出級(jí)電路104接收相異的供電電壓VDDIO(1.5/2.5/3.3/5V)與柵極偏壓Vgl、Vg2、Vg3、Vg4、及Vg5，以產(chǎn)生具有相異電壓位準(zhǔn)(0/1.8/2.5/3.3/5V)的輸出信號(hào)。例如，在傳送模式期間，當(dāng)信號(hào)Dout為邏輯1時(shí)，根據(jù)供電電壓VDDIO，輸出級(jí)電路104將產(chǎn)生1.5/2.5/3.3/5V的輸出信號(hào)給轉(zhuǎn)接墊30。此外，對(duì)于不同的供電電壓VDDIO，動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107可產(chǎn)生適當(dāng)?shù)臇艠O偏壓Vgl及Vg2給晶體管PM201及PM202。根據(jù)本發(fā)明的一實(shí)施例，如圖2所示，浮接N型井區(qū)電路105包括晶體管PM203、PM204、PM205、以及NM204。根據(jù)轉(zhuǎn)接墊30的電壓位準(zhǔn)，浮接N型井區(qū)電路105控制晶體管PM202的N型井區(qū)(Vnwdl)的電壓位準(zhǔn)，以避免在晶體管PM202的漏電流。此漏電流由轉(zhuǎn)接墊30流至晶體管PM202的N型井區(qū)(Vnwell)。因此，晶體管PM202可以是薄柵極氧化層晶體管，而不具有任何漏電流的問題。當(dāng)輸A/輸出緩沖電路100操作在接收模式下且轉(zhuǎn)接墊30為OV時(shí)，晶體管PM203及NM204導(dǎo)通，而晶體管PM204及PM205關(guān)閉。因此，N型井區(qū)(Vnwell)的電壓位準(zhǔn)為3.3V。當(dāng)輸A/輸出緩沖電路100操作在接收模式下且轉(zhuǎn)接墊30為5V時(shí)，晶體管PM205及PM204導(dǎo)通，而晶體管PM203及NM204關(guān)閉。因此，N型井區(qū)(Vnwell)的電壓位準(zhǔn)為5V。此夕卜，PMOS(P-typeMetalOxideSemiconductor)晶體管PM202的寄生二極管(P+ZN型井區(qū)二極管)將不會(huì)導(dǎo)通，以避免在晶體管PM202上的漏電流。在本發(fā)明的一實(shí)施例，根據(jù)轉(zhuǎn)接墊30的電壓位準(zhǔn)，柵極追蹤電路106控制晶體管PM202的柵極的電壓位準(zhǔn)，以避免在接收模式期間晶體管PM202上的漏電流。然而，柵極追蹤電路106不受限于僅控制晶體管PM202的柵極的電壓位準(zhǔn)。當(dāng)輸入/輸出緩沖電路100操作在接收模式下且轉(zhuǎn)接墊30為5V時(shí)，晶體管PM206導(dǎo)通，使得晶體管PM202的柵極與轉(zhuǎn)接墊30處于相通電壓位準(zhǔn)。晶體管PM202的N型井區(qū)與柵極也處于相同電壓位準(zhǔn)，以避免漏電流。當(dāng)輸入/輸出緩沖電路100操作在傳送模式下且供電電壓為5V時(shí)，晶體管PM207將導(dǎo)通，以使晶體管PM206的柵極為5V。因此，柵極追蹤電路106在傳送模式期間關(guān)閉。圖3表示根據(jù)本發(fā)明實(shí)施例，預(yù)驅(qū)動(dòng)器電路103、輸出級(jí)電路104、浮接N型井區(qū)電路105、柵極追蹤電路106、以及動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107的電路方塊圖。動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107包括低功率偏壓電路302、功率供應(yīng)位準(zhǔn)偵測(cè)器電路303、電壓位準(zhǔn)轉(zhuǎn)換器電路304、邏輯切換電路305、以及動(dòng)態(tài)驅(qū)動(dòng)偵測(cè)器306。動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107接收來自預(yù)驅(qū)動(dòng)器電路103的信號(hào)UP及DN，且根據(jù)供電電壓VDDIO的電壓位準(zhǔn)來提供在適當(dāng)偏壓的信號(hào)Vgl、Vg2、及Vg5給輸出級(jí)電路104的柵極。因此，對(duì)于供電電壓VDDIO的相異電壓位準(zhǔn)，輸出級(jí)電路104可提供具有相異電壓位準(zhǔn)的輸出信號(hào)至轉(zhuǎn)接墊30。圖4表示根據(jù)本發(fā)明的另一實(shí)施例，動(dòng)態(tài)柵極偏壓產(chǎn)生器電路107的詳細(xì)電路。低功率偏壓電路302可提供1.7V的固定偏壓給電壓位準(zhǔn)轉(zhuǎn)換器電路304的晶體管PM401及PM402。當(dāng)供電電壓VDDIO的電壓位準(zhǔn)為5V時(shí)，端點(diǎn)Q的邏輯O拉高至2.5V。低功率偏壓電路302使用閉回路架構(gòu)，于其中，低功率偏壓電路302的所有晶體管操作在次門檻區(qū)。因此，低功率偏壓電路302的靜態(tài)電流減少至非常低的電壓位準(zhǔn)，且不需要起動(dòng)電路。假使低功率偏壓電路302的端點(diǎn)V401的電壓位準(zhǔn)太低，NMOS晶體管NM411將導(dǎo)通，且端點(diǎn)V401將會(huì)被充電。假使低功率偏壓電路302的端點(diǎn)V401的電壓位準(zhǔn)太高，PMOS晶體管PM411將導(dǎo)通，且端點(diǎn)V401將會(huì)放電。低功率偏壓電路302的其它電路的操作相類似。因此，端點(diǎn)V401可以固定在1.7V，且低功率偏壓電路302可提供1.7V的偏壓至電壓位準(zhǔn)轉(zhuǎn)換器電路304。功率供應(yīng)位準(zhǔn)偵測(cè)器電路303判斷供電電壓VDDIO的電壓位準(zhǔn)是否為5V，以產(chǎn)生判定信號(hào)VL給電壓位準(zhǔn)轉(zhuǎn)換器電路304及邏輯切換電路305，以避免在電壓位準(zhǔn)轉(zhuǎn)換器電路304及邏輯切換電路305產(chǎn)生電性過壓(dectricaloverstress)現(xiàn)象。當(dāng)供電電壓的電壓位準(zhǔn)為5V時(shí)，晶體管PM403、NM401、及NM402導(dǎo)通，且判定信號(hào)VL的電壓位準(zhǔn)為OV。同時(shí)，由于晶體管NM404導(dǎo)通，晶體管PM404、NM403、及PM405關(guān)閉。當(dāng)供電電壓的電壓位準(zhǔn)為1.8/3.3V,晶體管NM404、PM404、NM4(B、及PM405導(dǎo)通。信號(hào)VL被決定在3.3V，且晶體管NM402關(guān)閉。由于預(yù)驅(qū)動(dòng)電路103耦接于供電電壓VDD(3.3V)與接地端(OV)之間，因此，在傳送模式下，信號(hào)UP的電壓位準(zhǔn)為3.3V或0V。當(dāng)信號(hào)UP為3.3V時(shí)，根據(jù)供電電壓VDDIO(1.8/2.5/3.3/5V)的電壓位準(zhǔn)，電壓位準(zhǔn)轉(zhuǎn)換器電路304產(chǎn)生1.8/2.5/3.3/5V的信號(hào)Q以及0/0/0/2.5V的信號(hào)QB。當(dāng)信號(hào)UP的電壓位準(zhǔn)為OV時(shí)，根據(jù)供電電壓VDDIO(1.8/2.5/3.3/5V)的電壓位準(zhǔn)，電壓位準(zhǔn)轉(zhuǎn)換器電路304產(chǎn)生0/0/0/2.5V的信號(hào)Q以及1.8/2.5/3.3/5V的信號(hào)QB。當(dāng)供電電壓VDDIO為5V且信號(hào)UP為邏輯O時(shí)，晶體管NM405及NM406將導(dǎo)通。端點(diǎn)V401耦接晶體管PM402的柵極。晶體管PM402的柵極的電壓位準(zhǔn)為1.7V。由于晶體管PM402、NM405、以及NM406導(dǎo)通，端點(diǎn)Q放電至2.5V。當(dāng)供電電壓VDDIO為1.8/2.5/3.3V且信號(hào)UP為邏輯0時(shí)，由于晶體管NM407、NM408、以及NM406導(dǎo)通，信號(hào)Q為0V。由于信號(hào)Q為0V，晶體管PM406導(dǎo)通，且信號(hào)QB為1.8/2.5/3.3V。同樣地，當(dāng)信號(hào)UP為邏輯1時(shí)，信號(hào)QB為OV而信號(hào)Q為1.8/2.5/3.3V。表3表示當(dāng)供電電壓VDDIO為1.8/2.5/3.3/5V時(shí)，信號(hào)Q、QB、VL、及UP的電壓位準(zhǔn)，以及信號(hào)Dout的邏輯位準(zhǔn)。<table>tableseeoriginaldocumentpage13</column></row><table>表3根據(jù)供電電壓VDDIO的電壓位準(zhǔn)，邏輯切換電路305可提供在適當(dāng)電壓位準(zhǔn)的信號(hào)Vg2至輸出級(jí)電路104的晶體管PM202的柵極。當(dāng)供電電壓VDDIO的電壓位準(zhǔn)為5V，輸入/輸出緩沖電路100操作在傳送模式下且信號(hào)UP為邏輯1(3.3V)時(shí)，邏輯切換電路305透過晶體管NM461及NM462傳送信號(hào)Q至晶體管402的柵極，以作為信號(hào)Vg2。當(dāng)供電電壓的電壓位準(zhǔn)為5V，輸入/輸出緩沖電路100操作在傳送模式下且信號(hào)UP為邏輯0(OV)時(shí)，或者當(dāng)供電電壓的電壓位準(zhǔn)為3.3V時(shí)，邏輯切換電路305傳送信號(hào)UP至晶體管PM402的柵極，以作為信號(hào)Vg2。由于供電電壓的電壓位準(zhǔn)為1.8V，PMOS晶體管PM201及PM202的柵極與源極之間的電壓降減少，且PMOS晶體管PM201及PM202的驅(qū)動(dòng)能力也降低。因此，輸出級(jí)電路104的輸出信號(hào)的工作周期將偏移。當(dāng)供電電壓的電壓位準(zhǔn)為1.8V時(shí)，動(dòng)態(tài)驅(qū)動(dòng)偵測(cè)器306可提供在特定電壓位準(zhǔn)的信號(hào)Vg5，例如OV或小于晶體管NM203的臨界電壓。在下文將敘述失真問題的解決。當(dāng)供電電壓VDDIO的電壓位準(zhǔn)為1.8/2.5V時(shí)，晶體管NM453、PM453、以及NM454導(dǎo)通。因此，晶體管NM452及PM452關(guān)閉。信號(hào)Vg5為邏輯0(OV)。輸出級(jí)電路104的晶體管NM203關(guān)閉，使得在轉(zhuǎn)接墊30的輸出信號(hào)的工作周期接近50%。當(dāng)供電電壓VDDOP的電壓位準(zhǔn)為3.3/5V時(shí)，晶體管PM451的柵極的電壓位準(zhǔn)為1.8V。晶體管PM451及NM451導(dǎo)通，使得晶體管PM452及NM452也導(dǎo)通。因此，信號(hào)Vg5及信號(hào)DN處于相同邏輯位準(zhǔn)。圖5表示根據(jù)本發(fā)明另一實(shí)施例的輸入緩沖電路102的詳細(xì)電路。反相器502包括晶體管PM501及NM502。輸入級(jí)電路504包括晶體管PM503及NM503。反相器502及輸入級(jí)電路504產(chǎn)生3.3V或OV的信號(hào)Din給核心電路20。核心電路20將不會(huì)被接收自轉(zhuǎn)接墊30的高電壓信號(hào)所損壞。當(dāng)輸入輸出緩沖電路處于接收模式(信號(hào)OE^)時(shí)，輸入緩沖電路102接收來自轉(zhuǎn)接墊30的信號(hào)。轉(zhuǎn)接墊30的接收信號(hào)的電壓位準(zhǔn)為1.8/2.5/3.3/5V且邏輯為1。此外，轉(zhuǎn)接墊30的接收信號(hào)的電壓位準(zhǔn)為OV且邏輯為0。邏輯1或邏輯0的接收信號(hào)由輸入緩沖電路102轉(zhuǎn)換至3.3V或OV的信號(hào)Din，以保護(hù)核心電路20。電壓位準(zhǔn)限制器電路501的晶體管NM501的柵極耦接供電電壓VDD。當(dāng)接收信號(hào)的電壓位準(zhǔn)為5V時(shí)，晶體管PM501及NM502不會(huì)被此接收信號(hào)所損壞。當(dāng)接收信號(hào)為邏輯l(1.8/2.5/3.3/5V)時(shí)，端點(diǎn)Vi2的電壓位準(zhǔn)為0V。電壓位準(zhǔn)提升電路503的晶體管PM502導(dǎo)通，使得端點(diǎn)Vil的電壓位準(zhǔn)拉高至3.3V。當(dāng)接收信號(hào)為邏輯O(OV)時(shí)，端電Vi2的電壓位準(zhǔn)為3.3V,且端點(diǎn)Vil的電壓位準(zhǔn)為0V。此外，大范圍輸入/輸出緩沖電路100可使用薄柵極氧化層晶體管制造，而沒有己知的可靠度問題。本發(fā)明雖以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何所屬
技術(shù)領(lǐng)域：
中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附權(quán)利要求所界定的范圍為準(zhǔn)。權(quán)利要求1.一種輸出緩沖電路，其特征在于，接收來自一第一核心電路的一控制信號(hào)及一數(shù)據(jù)信號(hào)，且根據(jù)該控制信號(hào)而操作在一傳送模式，并根據(jù)該數(shù)據(jù)信號(hào)的電壓位準(zhǔn)以及一供電電壓將該數(shù)據(jù)信號(hào)轉(zhuǎn)換成具有一第一電壓位準(zhǔn)或一接地電壓位準(zhǔn)的一輸出信號(hào)，其中，該供電電壓被調(diào)整，以上拉或下拉該輸出信號(hào)的該第一電壓位準(zhǔn)。2.根據(jù)權(quán)利要求1所述的輸出緩沖電路，其特征在于，還包括一預(yù)驅(qū)動(dòng)器電路，用以接收該控制信號(hào)及該數(shù)據(jù)信號(hào)，且根據(jù)該控制信號(hào)與該數(shù)據(jù)信號(hào)來產(chǎn)生一向上信號(hào)及一向下信號(hào)；一動(dòng)態(tài)柵極偏壓產(chǎn)生器電路，用以接收該向上信號(hào)及該向下信號(hào)，且根據(jù)該向上信號(hào)及該向下信號(hào)來產(chǎn)生一第一柵極偏壓信號(hào)、一第二柵極偏壓信號(hào)、以及一第三柵極偏壓信號(hào)；一輸出級(jí)電路，包括一第一晶體管、一第二晶體管、以及一第三晶體管，用以分別接收來自該動(dòng)態(tài)柵極偏壓產(chǎn)生器電路的該第一、第二、以及第三柵極偏壓信號(hào)而分別給該第一、第二、及第三晶體管，且根據(jù)該第一、第二、以及第三柵極偏壓信號(hào)以及該供電電壓來將該數(shù)據(jù)信號(hào)轉(zhuǎn)換為在一轉(zhuǎn)換墊上且具有該第一電壓位準(zhǔn)或該接地電壓位準(zhǔn)的該輸出信號(hào)；一柵極追蹤電路，用以偵測(cè)該轉(zhuǎn)換墊的一電壓位準(zhǔn)以提供具有多個(gè)第一特定電壓的一柵極偏壓信號(hào)至該輸出級(jí)電路的至少一該晶體管，來避免該輸出級(jí)電路的該晶體管的漏電流；以及一浮接N型井區(qū)電路，用以提供多個(gè)第二特定電壓至該輸出級(jí)電路的該晶體管的N型井區(qū)以及該柵極追蹤電路，以避免漏電流。3.根據(jù)權(quán)利要求2所述的輸出緩沖電路，其特征在于，該輸出級(jí)電路操作在該供電電壓及該接地電壓位準(zhǔn)之間，且產(chǎn)生該輸出信號(hào)給該轉(zhuǎn)接墊，以及該輸出信號(hào)介于該第一電壓位準(zhǔn)與該接地電壓位準(zhǔn)之間。4.根據(jù)權(quán)利要求2所述的輸出緩沖電路，其特征在于，該動(dòng)態(tài)柵極偏壓產(chǎn)生器電路包括一低功率偏壓電路，通過使用至少一NMOS晶體管及至少一PMOS晶體管而在一端點(diǎn)上產(chǎn)生一固定柵極偏壓，以分別對(duì)該端點(diǎn)充電及放電；一功率供應(yīng)位準(zhǔn)偵測(cè)器電路，用以判斷該供電電壓是否超過一門檻電壓位準(zhǔn)來產(chǎn)生一判定信號(hào)給一電壓位準(zhǔn)轉(zhuǎn)換器電路及一邏輯切換電路，以避免在該電壓位準(zhǔn)轉(zhuǎn)換器電路及該邏輯切換電路產(chǎn)生電性過壓現(xiàn)象；該電壓位準(zhǔn)轉(zhuǎn)換器電路，用以接收該向上信號(hào)、該判斷信號(hào)、以及該固定柵極偏壓，且產(chǎn)生對(duì)應(yīng)該向上信號(hào)的該第一柵極偏壓信號(hào)，其中，該第一柵極偏壓信號(hào)的電位準(zhǔn)根據(jù)該供電電壓及該向上信號(hào)而決定；該邏輯切換電路，用以根據(jù)該供電電壓的電壓位準(zhǔn)來提供具有一電壓位準(zhǔn)的該第二柵極偏壓信號(hào)至該輸出級(jí)電路的該第二晶體管的柵極，以避免該第二晶體管的漏電流；以及一動(dòng)態(tài)驅(qū)動(dòng)偵測(cè)器，用以接收該向下信號(hào)，且根據(jù)該供電電壓的電壓位準(zhǔn)來提供具有特定電位準(zhǔn)的該第三柵極偏壓信號(hào)。5.根據(jù)權(quán)利要求4所述的輸出緩沖電路，其特征在于，該低功率偏壓電路使用一閉回路架構(gòu)，在該閉回路架構(gòu)中，該低功率偏壓電路的該晶體管操作在次門檻區(qū)。6.根據(jù)權(quán)利要求4所述的輸出緩沖電路，其特征在于，該低功率偏壓電路包括一第一NMOS晶體管，包括耦接一第一電壓的漏極、耦接該至少一NMOS晶體管的柵極、以及源極；以及一第二PMOS晶體管，具有耦接該第一NMOS晶體管的源極的源極、耦接一第二電壓的柵極、以及耦接該至少一PMOS晶體管的柵極的漏極。7.根據(jù)權(quán)利要求6所述的輸出緩沖電路，其特征在于，當(dāng)該端點(diǎn)的電壓位準(zhǔn)低于一第三電壓時(shí)，該低功率偏壓電路使用該第一NMOS晶體管來對(duì)該端點(diǎn)充電，而當(dāng)該端點(diǎn)的電壓位準(zhǔn)高于一第四電壓時(shí)，該低功率偏壓電路使用該第二PMOS晶體管來對(duì)該端點(diǎn)放電。8.根據(jù)權(quán)利要求l所述的輸出緩沖電路，其特征在于，該輸出緩沖電路的多個(gè)晶體管為薄柵極氧化層晶體管。9.一種低功率偏壓電路，其特征在于，用以通過使用至少一NMOS晶體管及至少一PMOS晶體管而在一端點(diǎn)上產(chǎn)生一固定柵極偏壓，以分別對(duì)該端點(diǎn)充電及放電。10.根據(jù)權(quán)利要求9所述的低功率偏壓電路，其特征在于，該低功率偏壓電路使用一閉回路架構(gòu)，在該閉回路架構(gòu)中，該低功率偏壓電路的該晶體管操作在次門檻區(qū)。11.根據(jù)權(quán)利要求9所述的低功率偏壓電路，其特征在于，還包括一第一NMOS晶體管，包括耦接一第一電壓的漏極、耦接該至少一NMOS晶體管的柵極、以及源極；以及一第二PMOS晶體管，具有耦接該第一NMOS晶體管的源極的源極、耦接一第二電壓的柵極、以及耦接該至少一PMOS晶體管的柵極的漏極。12.根據(jù)權(quán)利要求ll所述的低功率偏壓電路，其特征在于，當(dāng)該端點(diǎn)的電壓位準(zhǔn)低于一第三電壓時(shí)，該低功率偏壓電路使用該第一NMOS晶體管來對(duì)該端點(diǎn)充電，而當(dāng)該端點(diǎn)的電壓位準(zhǔn)高于一第四電壓時(shí)，該低功率偏壓電路使用該第二PMOS晶體管來對(duì)該端點(diǎn)放電。13.根據(jù)權(quán)利要求9所述的低功率偏壓電路，其特征在于，該低功率偏壓電路的多個(gè)晶體管為薄柵極氧化層晶體管。14.一種輸入緩沖電路，其特征在于，包括一電壓位準(zhǔn)限制器電路，用以接收來自一轉(zhuǎn)接墊的一第一輸入信號(hào)，且限制該第一輸入信號(hào)的電壓位準(zhǔn)，以輸出一第二輸入信號(hào)至一第一端點(diǎn)；一電壓位準(zhǔn)提升電路，耦接該第一端點(diǎn)，用以將該第一端點(diǎn)的電壓位準(zhǔn)上拉至一第一特定電壓位準(zhǔn)；一反相器，耦接該第一端點(diǎn)，且將該第二輸入信號(hào)反相，以產(chǎn)生一第三輸入信號(hào)；以及一輸入級(jí)電路，用以接收該第三輸入信號(hào)，且將該第三輸入信號(hào)反相，以產(chǎn)生一第四輸入信號(hào)至一第一核心電路。15.根據(jù)權(quán)利要求14所述的輸入緩沖電路，其特征在于，當(dāng)該第三輸入信號(hào)的電壓位準(zhǔn)處于一低電壓位準(zhǔn)時(shí)，該電壓位準(zhǔn)提升電路上拉該第一端點(diǎn)的電壓位準(zhǔn)。16.根據(jù)權(quán)利要求14所述的輸入緩沖電路，其特征在于，該電壓位準(zhǔn)提升電路耦接于該反相器與該電壓位準(zhǔn)限制器電路之間，且根據(jù)該第三輸入信號(hào)的電壓位準(zhǔn)來上拉該第一端點(diǎn)的電壓位準(zhǔn)。17.根據(jù)權(quán)利要求14所述的輸入緩沖電路，其特征在于，該輸入緩沖電路將該第一輸入信號(hào)的一第一電壓范圍轉(zhuǎn)換至該第四輸入信號(hào)的一第二電壓范圍而給予該第一核心電路。18.根據(jù)權(quán)利要求14所述的輸入緩沖電路，其特征在于，該電壓位準(zhǔn)限制器電路包括一第二NMOS晶體管，該第二NMOS晶體管包括耦接一供電電壓的柵極且耦接在該轉(zhuǎn)接墊與該反相器之間，以及該第一核心電路在該供電電壓下正常操作。全文摘要本發(fā)明涉及一種輸出緩沖電路。此輸出緩沖電路接收來自第一核心電路的控制信號(hào)及數(shù)據(jù)信號(hào)，且根據(jù)控制信號(hào)而操作在傳送模式并根據(jù)數(shù)據(jù)信號(hào)的電壓位準(zhǔn)及一供電電壓將數(shù)據(jù)信號(hào)轉(zhuǎn)換成具有第一電壓位準(zhǔn)或接地電壓位準(zhǔn)的輸出信號(hào)。此外，調(diào)整供電電壓，以上拉或下拉輸出信號(hào)的第一電壓位準(zhǔn)。本發(fā)明還揭露了一種低功率偏壓電路及輸入緩沖電路。文檔編號(hào)G05F1/56GK101420224SQ20081017168公開日2009年4月29日申請(qǐng)日期2008年10月23日優(yōu)先權(quán)日2007年10月24日發(fā)明者張威鋕,張鐵諺,李宗哲,王朝欽,黃國展申請(qǐng)人:王朝欽;奇景光電股份有限公司