專利名稱：一種可重構(gòu)的運(yùn)動控制器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種可重配置的用于控制步進(jìn)、伺服電機(jī)運(yùn)動的運(yùn)動控制器，是一種 可通過重配置從而改變其功能的運(yùn)動控制器。
背景技術(shù)：
早期的運(yùn)動控制器專門針對某種數(shù)控設(shè)備的特定工藝而設(shè)計，這類控制器可以獨(dú)立完 成運(yùn)動控制功能、工藝技術(shù)要求，甚至人機(jī)交互等功能，但它的丌放性較差，用戶不能根 據(jù)應(yīng)用需求而重組運(yùn)動控制系統(tǒng)。現(xiàn)代運(yùn)動控制器朝開放式的結(jié)構(gòu)發(fā)展，采用專用ASIC 芯片的運(yùn)動控制器存在硬件結(jié)構(gòu)柔性度差的缺點(diǎn)，硬件結(jié)構(gòu)的改動即意味著重新布線和制 板，因而未能很好地適應(yīng)個性化、快速變化的制造業(yè)市場的需求。隨著高密度高容量可編 程邏輯器件技術(shù)的發(fā)展，F(xiàn)PGA (現(xiàn)場可編程邏輯陣列)芯片可以隨時更改其邏輯組合實現(xiàn) 新的功能，這意味著可以在一定的范圍內(nèi)不需重新布線而增加新的功能，因此在高性能開 放式運(yùn)動控制器中的應(yīng)用越來越廣泛。
然而，使用FPGA芯片的運(yùn)動控制器未能有效地將運(yùn)動控制器的硬件功能劃分為獨(dú)立 模塊單元，系統(tǒng)各個部件之間的連接耦合非常緊密，且依靠手工進(jìn)行部件之間的連接和集 成，其效率較低，所設(shè)計的運(yùn)動控制器無論是后期維護(hù)或者升級、改動都相當(dāng)困難。
實用新型內(nèi)容
本實用新型的目的在于克服現(xiàn)有技術(shù)存在的不足，提供一種可重構(gòu)的運(yùn)動控制器，以 適應(yīng)現(xiàn)代個性化、快速變化的制造業(yè)市場的需求，本實用新型通過如下技術(shù)方案實現(xiàn)
一種可重構(gòu)運(yùn)動控制器，由DSP計算子系統(tǒng)1和FPGA子系統(tǒng)4構(gòu)成；所述的DSP 計算子系統(tǒng)l由DSP、 SDRAM、非易失存儲器、時鐘電路2和電源管理電路3構(gòu)成；電源 管理電路3為DSP提供電源，SDRAM、非易失存儲器、時鐘電路2分別與DSP連接，DSP 子系統(tǒng)1與FPGA子系統(tǒng)4之間通過DSP的外部總線連接；所述FPGA子系統(tǒng)4包括脈 沖模塊13、 PWM模塊12、限位傳感器輸入模塊6、通用開關(guān)量輸入模塊7、通用丌關(guān)量輸 出模塊ll、模擬量接口模塊5、編碼器輸入模塊IO、 DSP通信接口模塊8、主機(jī)通信接口 模塊9,所述各個模塊連接到Avalon總線上，并通過Avalon總線交互信息。
所述的可重構(gòu)運(yùn)動控制器的脈沖模塊13由輸出信號類型選擇寄存器16、 PWM信號發(fā)生器15、脈沖序列發(fā)生器14、脈沖計數(shù)器&比較器17、脈沖輸出模式轉(zhuǎn)換19及輸出模式 選擇寄存器18組成；輸出信號類型選擇寄存器16分別與PWM信號發(fā)生器15、脈沖序列 發(fā)生器14連接，脈沖序列發(fā)生器14分別與脈沖計數(shù)器&比較器17和脈沖輸出模式轉(zhuǎn)換19 連接，脈沖序列發(fā)生器14輸出的脈沖序列和脈沖計數(shù)器&比較器17的輸出信號通過一個 與門與脈沖輸出模式轉(zhuǎn)換19連接，輸出模式選擇寄存器18與脈沖輸出模式轉(zhuǎn)換19連接。
所述的可重構(gòu)運(yùn)動控制器的PWM信號發(fā)生器15、脈沖序列發(fā)生器I4與總線接口連接， 輸出信號類型選擇寄存器16選擇來自總線接口的數(shù)據(jù)，其中一路輸入到PWM發(fā)生器15， PWM信號發(fā)生器15根據(jù)占空比和頻率產(chǎn)生PWM脈沖；另一路輸入到脈沖序列發(fā)生器14， 脈沖序列發(fā)生器14產(chǎn)生脈沖和方向信號，脈沖計數(shù)&比較器17的控制信號與脈沖序列發(fā) 生器14的輸出相與，結(jié)果送至輸出模式轉(zhuǎn)換19;輸出模式選擇寄存器18的控制信號輸出 作為輸出模式轉(zhuǎn)換19的控制輸入，控制脈沖序列的輸出模式。
所述的可重構(gòu)運(yùn)動控制器的脈沖序列發(fā)生器14由插補(bǔ)結(jié)果寄存器20、累加器25、比 較設(shè)定值寄存器21、比較器24構(gòu)成;插補(bǔ)結(jié)果寄存器20與基準(zhǔn)時鐘輸入到累加器25，插 補(bǔ)結(jié)果以基準(zhǔn)時鐘的頻率累加到累加器25，累加器25的輸出結(jié)果與比較設(shè)定值寄存器21 的值送到比較器24進(jìn)行比較，累加器25的輸出與比較設(shè)定值寄存器21的值之間的大小關(guān) 系周期性翻轉(zhuǎn)，從而使比較器24輸出連續(xù)脈沖。
所述FPGA子系統(tǒng)4采用EP1C6Q240C8FPGA芯片，內(nèi)部硬件邏輯采用了可編程片上 系統(tǒng)(SOPC)技術(shù)，各個功能模塊封裝為符合Avalon總線標(biāo)準(zhǔn)的IP (Intellectual Property) 核(或稱IP組件)。DSP子系統(tǒng)1與FPGA子系統(tǒng)4之間通過DSP的外部總線連接，雖然 DSP位于FPGA的外部，但由于Avalon總線為其提供了主端口(Master Port),使得它可以 通過Avalon總線無縫地與FPGA的內(nèi)部模塊進(jìn)行數(shù)據(jù)交互，其行為在邏輯上與嵌入在FPGA 內(nèi)部的處理器是一致的，而DSP提供了較內(nèi)嵌處理器更強(qiáng)的計算能力。這樣既利用了 SOPC 的結(jié)構(gòu)靈活、可快速重組等優(yōu)勢，又保證了足夠的計算能力和精度。
本實用新型即可重構(gòu)運(yùn)動控制器的設(shè)計采用了組件化的設(shè)計理念，其設(shè)計過程分為兩 個階段IP組件設(shè)計和應(yīng)用設(shè)計。可重構(gòu)運(yùn)動控制器的功能以IP組件為基本單元，每個IP 組件實現(xiàn)特定的功能，IP組件之間通過總線相連。
在IP組件設(shè)計階段，設(shè)計出實現(xiàn)運(yùn)動控制領(lǐng)域常用的功能模塊，經(jīng)測試后根據(jù)總線規(guī) 范和接口定義封裝為可重用的IP組件，添加到組件庫(ComponentLibrary)中備用。運(yùn)動 控制器常用的功能模塊有脈沖模塊13、編碼器輸入模塊IO、 PWM模塊12、限位傳感器 輸入模塊6、通用丌關(guān)量輸入模塊7、通用開關(guān)量輸出模塊ll、模擬量接口模塊5等。與現(xiàn)有技術(shù)相比，本實用新型具有如下優(yōu)點(diǎn)在應(yīng)用設(shè)計階段，從IP組件庫中選取所 需的組件并配置相關(guān)的參數(shù)，即可以快速地組裝為滿足某個特定設(shè)備控制功能的運(yùn)動控制 器。由于組裝的過程是由EDA工具自動完成的，因此極大地降低了風(fēng)險和縮短運(yùn)動控制器 的開發(fā)時間。若需實現(xiàn)新的控制功能，可通過添加或改動IP組件，從而滿足新的應(yīng)用需求。

附圖1為可重構(gòu)運(yùn)動控制器的結(jié)構(gòu)示意圖； 附圖2為FPGA子系統(tǒng)結(jié)構(gòu)示意圖； 附圖3脈沖模塊13的邏輯電路； 附圖4脈沖序列發(fā)生器14的邏輯電路。
具體實施方式

本實用新型是通過更改FPGA子系統(tǒng)的內(nèi)部功能模塊實現(xiàn)可重構(gòu)的。如附圖1所示， 可重構(gòu)運(yùn)動控制器由DSP計算子系統(tǒng)1、 FPGA子系統(tǒng)4組成。DSP計算子系統(tǒng)1是該運(yùn) 動控制器的計算核心，主要由DSP、 SDRAM、非易失存儲器、時鐘電路2和電源管理電路 3電路構(gòu)成。DSP計算子系統(tǒng)1負(fù)責(zé)管理整個系統(tǒng)的資源，負(fù)擔(dān)所有運(yùn)動控制算法的計算 任務(wù)。FPGA子系統(tǒng)4則實現(xiàn)運(yùn)動控制的各種硬件功能，包括地址譯碼、脈沖序列發(fā)生、 PWM信號發(fā)生、傳感器輸入、通用輸入或輸出、D/A轉(zhuǎn)換器接口邏輯、編碼器脈沖計數(shù)等 功能。
附圖2是實現(xiàn)三個運(yùn)動軸控制功能的實施例。它由脈沖模塊13、編碼器輸入模塊IO、 PWM信號發(fā)生模塊12、限位傳感器輸入模塊6、通用開關(guān)量輸入模塊7、通用開關(guān)量輸出 模塊ll、模擬量接口模塊5、 DSP通信接口模塊8、主機(jī)通信接口模塊9等組成。其中每 個模塊由功能邏輯電路和端口構(gòu)成，功能邏輯電路實現(xiàn)模塊的功能，端口則用于與其它模 塊或設(shè)備進(jìn)行信息交互，端口有主(Master)端口和從(Slave)端口之分，具有主端口的 模塊可對具有從端口的模塊執(zhí)行讀寫操作。包含了這兩種端口的模塊可以封裝為符合 Avalon標(biāo)準(zhǔn)的組件(component)。包含主端口的組件可與多個從端口的組件進(jìn)行連接，而 主端口與從端口之間的連接通過Avalon總線來實現(xiàn)。
附圖2中，DSP通信接口模塊和主機(jī)通信接口模塊均包含有外部總線接口和主端口， 分別實現(xiàn)與DSP總線和PC104主機(jī)的PC/104總線連接。各自的主端口分別與雙端口 RAM 相連。雙端口 RAM具有兩個從端口 ，通過這些從端口以及Avalon總線，DSP子系統(tǒng)和PC 104 主機(jī)系統(tǒng)得以交互信息。其中脈沖模塊13是該運(yùn)動控制器的核心模塊，它實現(xiàn)的功能是 當(dāng)控制器工作在脈沖輸出方式時，根據(jù)插補(bǔ)計算的結(jié)果即進(jìn)給量送出相應(yīng)數(shù)量的脈沖序列，
5并根據(jù)進(jìn)給方向輸出方向信號，或者選擇從相應(yīng)的通道輸出脈沖序列。該模塊可選輸出兩 種信號(l)輸出脈沖序列,以控制步進(jìn)電機(jī)或工作在位置模式的伺服電機(jī)系統(tǒng)；(2)輸出連續(xù) 的PWM脈沖信號，可以控制變頻器控制的主軸。以下是脈沖模塊13的實施例。
脈沖模塊13主要由"輸出信號類型選擇寄存器16" 、 "PWM信號發(fā)生器15"、"脈 沖序列發(fā)生器14"、"脈沖計數(shù)器&比較器17"、"脈沖輸出模式轉(zhuǎn)換19"及"脈沖輸出 模式選擇寄存器18"組成，其邏輯結(jié)構(gòu)如附圖3所示。PWM脈沖由"PWM信號發(fā)生器 15"根據(jù)相關(guān)的參數(shù)(包括占空比和頻率)產(chǎn)生；對于脈沖序列輸出方式，則既要控制脈 沖的頻率，還要控制其輸出數(shù)量。脈沖序列發(fā)生器14由"插補(bǔ)結(jié)果寄存器20"、"累加器 25"、"比較設(shè)定值寄存器21"、"比較器24"、"脈沖計數(shù)器&比較器22"及與門23構(gòu)成，
脈沖序列的產(chǎn)生原理如下設(shè)插補(bǔ)周期為r，第/次插補(bǔ)的結(jié)果為乂，則脈沖序列的頻率 為即要求脈沖模塊13在r時間內(nèi)產(chǎn)生iV,個脈沖，該功能由附圖4所示的邏輯 電路來實現(xiàn)。如附圖4所示，插補(bǔ)結(jié)果以義^頻率累加到"累加器25",同時送到"比較
器24"進(jìn)行比較，如果累加結(jié)果大于或等于"比較設(shè)定值寄存器21 "的設(shè)定值C ，"比較 器24"的輸出邏輯翻轉(zhuǎn)一次("0 — l"或"1—0")，同時"累加器25"清零，因此"比較
器24"輸出脈沖的頻率為 ,=^^ ，"比較器24"輸出的脈沖即為"脈沖序列 發(fā)生器14"輸出的脈沖，因此，"比較設(shè)定值寄存器21"的值C、累加時鐘頻率/d以及
插補(bǔ)周期必須滿足以下關(guān)系^ = /t.=^M^zz>I = ^^3C = ^^，"脈沖序列發(fā)生
器14"的輸出是連續(xù)的脈沖信號，因此脈沖模塊13輸出脈沖序列的數(shù)量須通過"脈沖計數(shù)
器&比較器22"和與門23電路進(jìn)行控制，如附圖4所示。當(dāng)脈沖的計數(shù)值等于插補(bǔ)輸出^
時，"脈沖計數(shù)器&比較器22"電路輸出邏輯"0"，于是與門23阻斷脈沖信號的繼續(xù)輸出。
附圖4中的"輸出模式轉(zhuǎn)換19"電路將輸出的脈沖序列轉(zhuǎn)換為脈沖+方向或正脈沖+負(fù)脈沖的
輸出模式，以適應(yīng)不同的伺服驅(qū)動器的接口要求。
功能模塊經(jīng)過仿真和測試，封裝為IP組件備用。由于FPGA芯片生產(chǎn)商提供了相應(yīng)的
EDA工具，從而加速了從模塊到組件的封裝過程。將模塊端口的地址總線、數(shù)據(jù)總線、控
制信號(讀、寫、片選、復(fù)位等)映射到Avalon總線的相應(yīng)接口信號，其它任何附加的非
Avalon端口則一律與Avalon的"export"類型信號對應(yīng)，并將作為模塊的外部輸出接口 。
權(quán)利要求1、一種可重構(gòu)運(yùn)動控制器，其特征在于由DSP計算子系統(tǒng)(1)和FPGA子系統(tǒng)(4)構(gòu)成；所述的DSP計算子系統(tǒng)(1)由DSP、SDRAM、非易失存儲器、時鐘電路(2)和電源管理電路(3)構(gòu)成；電源管理電路(3)為DSP提供電源，SDRAM、非易失存儲器、時鐘電路(2)分別與DSP連接，DSP子系統(tǒng)(1)與FPGA子系統(tǒng)(4)之間通過DSP的外部總線連接；所述FPGA子系統(tǒng)(4)包括脈沖模塊(13)、PWM模塊(12)、限位傳感器輸入模塊(6)、通用開關(guān)量輸入模塊(7)、通用開關(guān)量輸出模塊(11)、模擬量接口模塊(5)、編碼器輸入模塊(10)、DSP通信接口模塊(8)、主機(jī)通信接口模塊(9)，所述各個模塊連接到Avalon總線上，并通過Avalon總線交互信息。
2、 根據(jù)權(quán)利要求1所述的可重構(gòu)運(yùn)動控制器，其特征在于所述的脈沖模塊(13)由輸 出信號類型選擇寄存器(16) 、 PWM信號發(fā)生器(15)、脈沖序列發(fā)生器(14)、脈沖計 數(shù)器&比較器(17)、脈沖輸出模式轉(zhuǎn)換(19)及輸出模式選擇寄存器(18)組成；輸出 信號類型選擇寄存器(16)分別與PWM信號發(fā)生器(15)、脈沖序列發(fā)生器(14)連接， 脈沖序列發(fā)生器(14)分別與脈沖計數(shù)器&比較器(17)和脈沖輸出模式轉(zhuǎn)換(19)連接， 脈沖序列發(fā)生器(14)輸出的脈沖序列和脈沖計數(shù)器&比較器(17)的輸出信號通過一個 與門與脈沖輸出模式轉(zhuǎn)換(19)連接，輸出模式選擇寄存器(18)與脈沖輸出模式轉(zhuǎn)換(19) 連接。
3、 根據(jù)權(quán)利要求2所述的可重構(gòu)運(yùn)動控制器，其特征在于所述PWM信號發(fā)生器(15)、 脈沖序列發(fā)生器(14)與總線接口連接，輸出信號類型選擇寄存器(16)選擇來自總線接 口的數(shù)據(jù)，其中一路輸入到PWM發(fā)生器(15) ， PWM信號發(fā)生器(15)根據(jù)占空比和頻 率產(chǎn)生PWM脈沖；另一路輸入到脈沖序列發(fā)生器(14)，脈沖序列發(fā)生器(14)產(chǎn)生脈 沖和方向信號，脈沖計數(shù)&比較器(17)的控制信號與脈沖序列發(fā)生器(14)的輸出相與， 結(jié)果送至輸出模式轉(zhuǎn)換(19);輸出模式選擇寄存器(18)的控制信號輸出作為輸出模式 轉(zhuǎn)換(19)的控制輸入，控制脈沖序列的輸出模式。
4、 根據(jù)權(quán)利要求3所述的可重構(gòu)運(yùn)動控制器，其特征在于所述的脈沖序列發(fā)生器(14) 由插補(bǔ)結(jié)果寄存器(20)、累加器(25)、比較設(shè)定值寄存器(21)、比較器(24)構(gòu)成；插 補(bǔ)結(jié)果寄存器(20)與基準(zhǔn)時鐘輸入到累加器(25)，插補(bǔ)結(jié)果以基準(zhǔn)時鐘的頻率累加到 累加器(25)，累加器(25)的輸出結(jié)果與比較設(shè)定值寄存器(21)的值送到比較器(24) 進(jìn)行比較。
專利摘要本實用新型提供一種可重構(gòu)運(yùn)動控制器，由DSP計算子系統(tǒng)和FPGA子系統(tǒng)構(gòu)成，所述的DSP計算子系統(tǒng)由DSP、SDRAM、非易失存儲器、時鐘電路和電源管理電路構(gòu)成；其中SDRAM、非易失存儲器、時鐘電路分別與DSP連接，DSP子系統(tǒng)與FPGA子系統(tǒng)之間通過DSP的外部總線連接；所述FPGA子系統(tǒng)包括脈沖模塊、PWM模塊、限位傳感器輸入模塊、通用開關(guān)量輸入模塊、通用開關(guān)量輸出模塊、模擬量接口模塊、編碼器輸入模塊、DSP通信接口模塊、主機(jī)通信接口模塊，所述各個模塊連接到Avalon總線上。本實用新型用于控制步進(jìn)、伺服電機(jī)的運(yùn)動，所設(shè)計的運(yùn)動控制器在具有快速可重構(gòu)的功能。
文檔編號G05B19/414GK201138446SQ20082004247
公開日2008年10月22日 申請日期2008年1月4日 優(yōu)先權(quán)日2008年1月4日
發(fā)明者馮壽廷, 迪 李 申請人:華南理工大學(xué)