專利名稱：一種高速數(shù)據(jù)采集系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
一種高速數(shù)據(jù)采集系統(tǒng)
技術(shù)領(lǐng)域：
本實用新型涉及一種高速數(shù)據(jù)采集系統(tǒng)，尤其涉及一種基于USB 的高速數(shù)據(jù)采集系統(tǒng)。
背景4支術(shù)
在現(xiàn)代工業(yè)生產(chǎn)和科學研究中經(jīng)常要對數(shù)據(jù)進行采集，較常見的 數(shù)據(jù)采集系統(tǒng)與主機的通訊接口為PCI總線、ISA總線或者是RS -232C串行總線。PCI總線雖然具有較高的傳輸速度，并支持"即插 即用"功能，但是插拔麻煩，且擴展槽有限，ISA總線也存在同樣的 問題。RS- 232C串行總線雖然連結(jié)筒單，但傳輸速度慢難以適應高 速數(shù)據(jù)傳輸?shù)囊?，而且主機的串口數(shù)目有限。而在具體的生產(chǎn)和研 究中確需要將單位時間內(nèi)采集到的海量數(shù)據(jù)在規(guī)定的時間內(nèi)傳遞到 PC機，采用上述的模式就很難完成任務。而且傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)， 通常采用單片機或者DSP作為主要的控制模塊，控制ADC、存儲器和 其他外圍電路的工作。但由于單片機時鐘頻率較低且需用軟件實現(xiàn)數(shù) 據(jù)采集，使得軟件運行時間在整個采樣時間中占很大的比例，這使得 采集速度和效率P爭低，這嚴重地影響了整個采集系統(tǒng)速度的提高。

實用新型內(nèi)容本實用新型解決的技術(shù)問題為提供一種采集速度高的數(shù)據(jù)采集 系統(tǒng)。
為了解決上述問題，本實用新型釆用的技術(shù)方案為 一種高速數(shù)據(jù)采集系統(tǒng)，其中，所述系統(tǒng)包括 模數(shù)轉(zhuǎn)換單元，獲取模擬信號，并將模擬信號轉(zhuǎn)換為數(shù)字信號，
同時將數(shù)字信號傳遞給邏輯控制單元，并接收邏輯控制單元發(fā)出的控
制信號；
邏輯控制單元，與模數(shù)轉(zhuǎn)換單元相連并進行數(shù)據(jù)交互，對數(shù)字信 號進行處理，并將數(shù)字信號傳遞給高速接口單元，同時邏輯控制單元 發(fā)出控制信號，所述邏輯控制單元接收經(jīng)高速接口單元反轉(zhuǎn)化格式的 處理信號；
高速接口單元，與邏輯控制單元相連并進行數(shù)據(jù)交互，接收邏輯 控制單元處理后的數(shù)字信號，并將數(shù)字信號轉(zhuǎn)化格式后，傳遞給上位 機，所述高數(shù)接口單元還接收上位機發(fā)出的處理信號，并將信號反轉(zhuǎn) 化格式后傳遞給邏輯控制單元。
上位機，與所述高速接口單元連接并進行數(shù)據(jù)交互，接收高速接 口單元轉(zhuǎn)化格式后的數(shù)字信號，并發(fā)出處理信號。
釆用這樣的結(jié)構(gòu)后，所述模數(shù)轉(zhuǎn)換單元實現(xiàn)將采集到的模擬信號 轉(zhuǎn)化為數(shù)字信號，并將所述數(shù)字信號傳遞給邏輯控制單元處理，處理 后的數(shù)字信號通過高速接口單元轉(zhuǎn)換為上位機能夠識別的模式，最終 由上位機接收采集的數(shù)據(jù)信息，從而實現(xiàn)了高速的數(shù)據(jù)采集。

圖1為本實用新型一種高速數(shù)據(jù)采集系統(tǒng)的第一實施例的邏輯
結(jié)構(gòu)圖2為高iii妄口單元的一種實施方式的結(jié)構(gòu)圖； 圖3為模數(shù)轉(zhuǎn)換單元的一種實施方式的結(jié)構(gòu)圖； 圖4為本實用新型一種高速數(shù)據(jù)采集系統(tǒng)的第二實施例的邏輯 結(jié)構(gòu)圖5為第二實施例中電壓輸出單元的一種實施方式； 圖6為本實用新型一種高速邀:據(jù)采集系統(tǒng)的第三實施例的邏輯 結(jié)構(gòu)圖7為第三實施例中波形輸出單元的一種實施方式； 圖8為本實用新型一種高速數(shù)據(jù)釆集系統(tǒng)的第四實施例的邏輯 機構(gòu)圖。
具體實施方式
為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下 結(jié)合附圖及實施例，對本實用新型進行進一步詳細說明。應當理解， 此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本 實用新型。
本實用新型所涉及的 一種高速數(shù)據(jù)采集系統(tǒng)，包括模數(shù)轉(zhuǎn)換單元 100、邏輯控制單元200、高速接口單元300和上位機400，首先所述 模數(shù)轉(zhuǎn)換單元100實現(xiàn)將采集到的模擬信號轉(zhuǎn)化為數(shù)字信號，并將所述數(shù)字信號傳遞給邏輯控制單元200處理，處理后的數(shù)字信號通過高 速接口單元300轉(zhuǎn)換為上位機400能夠識別的模式，最終由上位機 400接收采集的數(shù)據(jù)信息，從而實現(xiàn)了高速的數(shù)據(jù)采集。
圖1示出了本實用新型高速數(shù)據(jù)采集系統(tǒng)的第一實施例的結(jié)構(gòu)， 該系統(tǒng)包括模數(shù)轉(zhuǎn)換單元100、邏輯控制單元200、高速接口單元300 和上位機400。應當說明的是，本實用新型所有圖示中各設備單元之 間的連接關(guān)系是為了清楚闡釋其信息交互及控制過程的需要，因此應 當視為邏輯上的連接關(guān)系，而不應僅限于物理連接。另外需要說明的 是，各功能模塊之間的通信方式可以采取多種，本實用新型的保護范 圍不應限定為某種特定類型的通信方式。其中，
(1 )模數(shù)轉(zhuǎn)換單元100采集模擬信號，并將模擬信號轉(zhuǎn)化為數(shù) 字信號，并將所述數(shù)字信號傳遞給邏輯控制單元200，同時所述模數(shù) 轉(zhuǎn)換單元IOO接收邏輯控制單元200的控制信號，并才艮據(jù)控制信號來 調(diào)整模數(shù)轉(zhuǎn)換單元100的工作模式，具體的工作模式將在下面的模數(shù) 轉(zhuǎn)換單元100的具體實施方式
中描述。
(2 )邏輯控制單元200與高速接口單元300相連并進行數(shù)據(jù)交 互，所述邏輯控制單元200首先接收數(shù)字信號，并對數(shù)字信號進行處 理，具體的，所述處理包括對數(shù)據(jù)進行辨別是地址信息還是數(shù)據(jù)信息， 然后進^^碼并把數(shù)據(jù)寫入到相應的地址所指定的寄存器，處理后， 將數(shù)字信號傳遞給高速接口單元；同時邏輯控制單元200發(fā)出控制信 號，所述控制信號控制模數(shù)轉(zhuǎn)換單元100的具體工作情況，比如說采 樣率的大小和釆樣的開關(guān)等，同時所述邏輯控制單元200還接收高速接口單元300從上位機400處而來的處理信號，并根據(jù)所述處理信號 來發(fā)送控制信號，所述邏輯控制單元200優(yōu)選為易于編程、升級和維 護的FPGA,所述FPGA內(nèi)部的控制才莫塊和基本編程方法為本領(lǐng)域7> 知技術(shù)，在此就不做贅述。
(3)高速接口單元300與上位機400相連并進行數(shù)據(jù)交互，所 述高速接口單元300起到一個翻譯的作用，具體的，所述高速接口單 元300接收邏輯控制單元200處理后的數(shù)字信號，并將所述數(shù)字信號 轉(zhuǎn)化為可供上位機400識別的相應格式的數(shù)字信號，并將相應格式的 數(shù)字信號傳遞給上位機400，同時所述高速接口單元300還將所述上 位機400的處理信號轉(zhuǎn)換格式后，反饋給邏輯控制單元200，所述高 速接口單元300優(yōu)選為USB接口芯片，更具體采用采用CYPRESS公 司的CY7C68013芯片。
(4 )所述上位機400接收高速接口單元300傳遞過來的滿足格 式要求的數(shù)字信號，完成數(shù)據(jù)采集；同時上位機400對采集到的數(shù)據(jù) 分析處理后，其會對一些采集的具體情況進行調(diào)整，此時上位機400 發(fā)出處理信號給高速接口單元300，最終將處理信號傳遞給FPGA， 所述上位機400為本領(lǐng)域常用的PC機。
圖2示出了本實用新型中高速接口單元300的一種實施方式，所 述USB接口芯片釆用FIFO模式，即先入先出模式，由于FPGA接 收由模數(shù)轉(zhuǎn)換單元傳遞的數(shù)字信號采用的是實時處理模式，而USB 接口芯片與PC機的數(shù)據(jù)傳輸是雙向的，所以USB接口芯片不能確 保向PC機的數(shù)據(jù)傳輸?shù)膶崟r性，故先將數(shù)據(jù)保存在FIFO存儲器310中，并選擇合適時機傳輸?shù)絇C機，所述合適是指雙向數(shù)據(jù)傳輸不發(fā)
生沖突。
圖3示出了才莫數(shù)轉(zhuǎn)換單元100的一種具體實施方式
的結(jié)構(gòu)及其與 邏輯控制單元FPGA的連接關(guān)系，所述模數(shù)轉(zhuǎn)換單元包括通道選擇電 路IIO、可編程放大電路120和ADC電路130,具體的，所述通道選 擇電路110與多路模擬端(圖中未示出)連接，從而釆集模擬信號， 并將模擬信號傳遞給可編程放大電路120，在本實施例中所述通道選 擇電路110為由模擬開關(guān)構(gòu)成的16路通道選擇電路；可編程放大電 路120對模擬信號進行放大，并將放大后的模擬信號傳遞給ADC電路 130，所述可編程;改大電路120在本實施例中釆用PGIA可編程放大器； 所述ADC電路130將模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號傳遞給 邏輯控制單元FPGA。所述邏輯控制單元FPGA與所述通道選擇電路110 的控制端相連，從而決定具體是選擇哪條通道作為輸入通道，所述邏 輯控制單元FPGA與所述可編程放大電路120的控制端相連，從而對 可編程放大電路120的放大倍數(shù)進行調(diào)控，所述邏輯控制單元FPGA 與ADC電路130的控制端相連，從而控制所述ADC電路130的通斷和 采樣率的大小。
圖4示出了本實用新型一種高速數(shù)據(jù)采集系統(tǒng)第二實施例的邏 輯結(jié)構(gòu)圖，所述高速數(shù)據(jù)采集系統(tǒng)還包括電壓輸出單元500，所述電 壓輸出單元500與邏輯控制單元200電連接，接收邏輯控制單元200 的控制信號，并輸出一定的電壓以供在數(shù)據(jù)采集的過程中或其它模塊 使用，具體的，如圖5所示，所述電壓輸出單元500包括第一DAC芯片520,在本實施例中，所述第一DAC芯片520采用12位分辨率的 DAC芯片，轉(zhuǎn)換速度快，該DAC建立時間只需要10us，所述第一DAC 芯片實現(xiàn)靜態(tài)電壓信號的輸出，其輸出的電壓為10V，為了讓電壓輸 出單元500能夠輸出范圍更大的輸出電壓，從而適應更廣泛的情況， 所述電壓輸出單元500還包括與所述第一DAC芯片520電連接的放大 器510，所述放大器510可以采用為本領(lǐng)域常用的放大手段，比如三 極管電路，在具體實施時，還可以通過設定或選取第一DAC芯片520 而達到同時實現(xiàn)4路或多路靜態(tài)電壓的輸出，從而滿足了可以同時輸 出大范圍高精度靜態(tài)電壓的需求。
圖6示出了本實用新型一種高速數(shù)據(jù)采集系統(tǒng)的第三實施例的 邏輯結(jié)構(gòu)圖，所述高速數(shù)據(jù)采集系統(tǒng)還包括波形輸出單元600，所述 波形輸出單元600與邏輯控制單元200電連接，所述波形輸出單元 600接收邏輯控制單元200的控制信號，并實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅的 操作，從而輸出正弦波、方波、三角波等波形，具體根據(jù)所需輸出的 波形特點來選取具體的操作步驟，在此不做贅述，通過調(diào)整其內(nèi)部寄 存器的設置，其輸出頻率可達60MHZ,從而可以輸出高精度高頻率可 靈活應用的波形信號。如圖7所示，所述波形輸出單元600包括DDS 芯片620，所述DDS芯片620能夠?qū)崿F(xiàn)調(diào)頻和調(diào)相的功能，所述調(diào)幅 的功能是通過調(diào)幅電路610來實現(xiàn)，所述調(diào)幅電路610的一種實施方 式為，所述調(diào)幅電路610釆用一塊DAC芯片，此處稱為第二 DAC芯片， 所述第二 DAC芯片的輸入端與DDS芯片的輸出端電連接，而第二 DAC 芯片的8位轉(zhuǎn)換數(shù)據(jù)由上位機進行控制，具體也是通過USB接口單元和FPGA來實現(xiàn)控制的傳輸，輸出電壓- (參考電壓/2的8次方)* 8 位轉(zhuǎn)換數(shù)據(jù)，從而控制DDS芯片620的輸出幅度。
圖8示出了本實用新型一種高速數(shù)據(jù)采集系統(tǒng)的第四實施例的 邏輯結(jié)構(gòu)圖，所述高速數(shù)據(jù)采集系統(tǒng)還包括10 口電路700，所述10 口電路700包括CPLD，從而實現(xiàn)了 64路具有三態(tài)輸出和輸入的數(shù)字 10 口，從而在無需再外擴芯片的條件下，提供了大量IO口，從而滿 足了各種需要IO 口的應用。
以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本實用新型所作的進一 步詳細說明，不能認定本實用新型的具體實施只局限于這些說明。對 于本實用新型所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新
型構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于 本實用新型由所提交的權(quán)利要求書確定的專利保護范圍。
權(quán)利要求1、一種高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述系統(tǒng)包括模數(shù)轉(zhuǎn)換單元，獲取模擬信號，并將模擬信號轉(zhuǎn)換為數(shù)字信號，同時將數(shù)字信號傳遞給邏輯控制單元，并接收邏輯控制單元發(fā)出的控制信號；邏輯控制單元，與模數(shù)轉(zhuǎn)換單元相連并進行數(shù)據(jù)交互，對數(shù)字信號進行處理，并將數(shù)字信號傳遞給高速接口單元，同時邏輯控制單元發(fā)出控制信號，所述邏輯控制單元接收經(jīng)高速接口單元反轉(zhuǎn)化格式的處理信號；高速接口單元，與邏輯控制單元相連并進行數(shù)據(jù)交互，接收邏輯控制單元處理后的數(shù)字信號，并將數(shù)字信號轉(zhuǎn)化格式后，傳遞給上位機，所述高數(shù)接口單元還接收上位機發(fā)出的處理信號，并將信號反轉(zhuǎn)化格式后傳遞給邏輯控制單元；上位機，與所述高速接口單元連接并進行數(shù)據(jù)交互，接收高速接口單元轉(zhuǎn)化格式后的數(shù)字信號，并發(fā)出處理信號。
2、 如權(quán)利要求l所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 高速接口單元還包括FIFO存儲器，所述FIFO存儲器存儲邏輯控制單 元傳遞過來的數(shù)字信號，并選擇合適時機傳遞給上位機。
3、 如權(quán)利要求1所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 模數(shù)轉(zhuǎn)換單元包括通道選擇電路，與多路模擬端相連，從而采集模擬信號，并將模 擬信號傳遞給可編程放大電路；可編程放大電路，與通道選擇電路相連，接收模擬信號并將模擬信號進行放大，并將放大后的模擬信號傳遞給ADC電路；ADC電路，與可編程放大電路相連，將放大后的模擬信號轉(zhuǎn)化為 數(shù)字信號，并將數(shù)字信號傳遞給邏輯控制單元。
4、 如權(quán)利要求3所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 通道選擇電路、可編程放大電路和ADC電路的控制端均與邏輯控制單 元相連。
5、 如權(quán)利要求l所述的高速數(shù)據(jù)釆集系統(tǒng)，其特征在于，所述 系統(tǒng)還包括與邏輯控制單元電連接的電壓輸出單元，所述電壓輸出單 元接收邏輯控制單元的控制信號，并輸出相應的電壓。
6、 如權(quán)利要求5所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 電壓輸出單元包括第一 DAC芯片和與第一 DAC芯片電連接的放大器。
7、 如權(quán)利要求l所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 系統(tǒng)還包括與邏輯控制單元相連的波形輸出單元，所述波形輸出單元 接收邏輯控制單元的控制信號，并輸出相應的波形。
8、 如權(quán)利要求7所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 波形輸出單元包4舌DDS芯片和與DDS芯片電連4妄的調(diào)幅電i 各。
9、 如權(quán)利要求8所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 調(diào)幅電路包括第二 DAC芯片，所述第二 DAC芯片由上位機控制。
10、 如權(quán)利要求l所述的高速數(shù)據(jù)采集系統(tǒng)，其特征在于，所述 系統(tǒng)還包括與邏輯控制單元相連的10 口電路，所述10 口電路包括 CPLD芯片。
專利摘要本實用新型公開了一種高速數(shù)據(jù)采集系統(tǒng)，所述數(shù)據(jù)采集系統(tǒng)包括依次電連接，并進行數(shù)據(jù)交互的模數(shù)轉(zhuǎn)換單元、邏輯控制單元、高速接口單元和上位機，所述模數(shù)轉(zhuǎn)換單元將采集到的模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號傳輸給邏輯控制單元處理，處理后傳輸?shù)礁咚俳涌趩卧?jīng)高速接口單元對數(shù)據(jù)格式進行規(guī)范后，最終被傳送到上位機，最終完成了高速的數(shù)據(jù)采集。
文檔編號G05B19/418GK201293939SQ200820212359
公開日2009年8月19日 申請日期2008年9月27日 優(yōu)先權(quán)日2008年9月27日
發(fā)明者農(nóng)英雄, 劉錦江, 玥 林 申請人:比亞迪股份有限公司