專利名稱：基于fpga的大針數(shù)提花機控制器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及電子提花機控制系統(tǒng)，具體地說是涉及一種基于FPGA的大針數(shù) 提花機控制器。
背景技術(shù)：
電子提花機是利用電子控制機構(gòu)代替機械式提花龍頭，通過控制各種顏色經(jīng)紗的 沉浮和梭子的動作實現(xiàn)提花織造。其結(jié)構(gòu)簡單、速度高，在國內(nèi)外已得到廣泛的應(yīng)用。當(dāng)前 英國博納斯(Bonas)公司、瑞士史陶比爾(Staubli)公司、德國格羅斯(Gross)公司所研制 的提花機代表了世界上電子提花機的生產(chǎn)和應(yīng)用水平。截止目前，雖然國外電子提花機處 于先進(jìn)水平，其電子提花機控制系統(tǒng)也是處于世界頂級，但上述廠家的提花機控制系統(tǒng)均 具有數(shù)據(jù)傳輸速度慢，花型數(shù)據(jù)存儲量低的瓶頸問題。就國內(nèi)而言，總體看來，電子提花機 控制系統(tǒng)的發(fā)展大致經(jīng)歷了三個階段 第一階段首先出現(xiàn)了單片機實現(xiàn)的控制箱，設(shè)計相對簡單、成本也比較便宜，但 是受單片機功能的局限性，功能不夠豐富，且沒有操作系統(tǒng)，系統(tǒng)功能的擴展性不強，不容 易升級，難以滿足用戶的要求。 第二階段PC104來實現(xiàn)控制系統(tǒng)，但是PC104的成本高，接口控制不方便。隨著 嵌入式技術(shù)的發(fā)展，出現(xiàn)了功能強大的嵌入式微處理器，在積累了開發(fā)技術(shù)和開發(fā)經(jīng)驗后， 全面進(jìn)入嵌入式控制系統(tǒng)時代。 第三階段嵌入式控制系統(tǒng)，隨著嵌入式的發(fā)展，32位的嵌入式處理器被廣泛應(yīng) 用。目前運用最多的就是ARM處理器，雖然功能較為強大，但是開發(fā)周期長，硬件電路復(fù)雜， 也難以滿足實際需要。

發(fā)明內(nèi)容針對國內(nèi)外電子提花機控制系統(tǒng)技術(shù)的不足，本實用新型的目的在于提供基于 FPGA的大針數(shù)提花機控制器，解決當(dāng)前存在的提花機控制系統(tǒng)花型數(shù)據(jù)傳輸速度慢和花型 文件存儲量低等瓶頸問題，實現(xiàn)電子提花機的大針數(shù)提花。 為了達(dá)到上述目的，本實用新型采用的技術(shù)方案是 本實用新型包括FPGA芯片、SDRAM存儲芯片、串行配置存儲器EPCS16、選緯信號、 編碼器信號、花型輸出模塊和SD存儲卡；FPGA芯片中的SDRAM控制器通過地址、數(shù)據(jù)和控 制信號聯(lián)接到SDRAM存儲芯片，F(xiàn)PGA芯片的對應(yīng)的引腳與串行配置存儲器EPCS16聯(lián)接，選 緯信號和編碼器信號均直接通過通用I/O引腳與FPGA芯片相聯(lián)接，花型輸出模塊和SD存 儲卡分別通過另外I/O引腳與FPGA芯片相聯(lián)接。 所述的FPGA芯片包括NiosII/f處理器、JTAG控制器、系統(tǒng)ID、 Avalon總線模 塊、PI0外設(shè)、10 口控制模塊、EPCS控制器、SPI模式控制器和SDRAM控制器；Nios II/f內(nèi) 核(8)通過指令總線和數(shù)據(jù)總線與Avalon總線模塊聯(lián)接；JTAG控制器是集成在Nios 11/ f內(nèi)核中的一個JTAG調(diào)試模塊，JTAG控制器通過JTAG接口聯(lián)接到JTAG器件；系統(tǒng)ID通過Avalon總線模塊與Nios Il/f內(nèi)核相聯(lián)接；PIO外設(shè)、10 口控制模塊、EPCS控制器、SPI 模式控制器和SDRAM控制器分別通過定義的Avalon接口聯(lián)接到Avalon總線模塊上，進(jìn)而 與Nios Il/f內(nèi)核信息交互。SDRAM控制器通過地址、數(shù)據(jù)和控制信號聯(lián)接到SDRAM存儲芯 片；SPI模式控制器通過4腳串行接口與SD存儲卡聯(lián)接；EPCS控制器直接通過電路板上的 引腳直接聯(lián)接到串行配置存儲器EPCS16 ;10 口控制模塊通過花型輸出四路信號與花型輸 出模塊聯(lián)接；PIO外設(shè)通過通用I/O 口與選緯信號和編碼器信號聯(lián)接。 本實用新型具有的有益效果是 本實用新型采用一種基于FPGA嵌入Nios Il/f處理器的片上系統(tǒng)。FPGA是一種 現(xiàn)場可編程門陣列電子集成器件，其集成度高用于電子提花機控制系統(tǒng)，不僅使控制系統(tǒng) 的體積大為縮小，而且使系統(tǒng)的可靠性也大大提高。FPGA的可編程性還可使電子提花機控 制系統(tǒng)的設(shè)計、調(diào)試和生產(chǎn)更加靈活。采用嵌入NiosII/f系統(tǒng)的FPGA、串行配置器件、SD 存儲卡、花型輸出模塊為核心的電子提花機控制系統(tǒng)，其硬件設(shè)計靈活，開發(fā)周期短，可以 從根本上解決現(xiàn)有提花機控制系統(tǒng)數(shù)據(jù)傳輸速度慢，花型文件存儲量低的難題，能夠?qū)崿F(xiàn) 大針數(shù)、高速度的電子提花，具有重要的工程實用價值和廣闊的市場推廣潛力。

圖1是基于FPGA的大針數(shù)提花機控制系統(tǒng)的主控板框圖。 圖2是嵌入FPGA的Nios 11/f系統(tǒng)框圖。 圖3是基于FPGA的大針數(shù)提花機控制系統(tǒng)的電路結(jié)構(gòu)圖。 圖中1、 FPGA芯片，2、 SDRAM存儲芯片，3、串行配置存儲器EPCS16，4、選緯信號， 5、編碼器信號，6、花型輸出模塊，7、SD存儲卡，8、Nios Il/f內(nèi)核，9、 JTAG控制器，10、系統(tǒng) ID， 11、Avalon總線模塊，12、PI0外設(shè)，13、 10 口控制模塊，14、EPCS控制器，15、SPI模式控 制器，16、SDRAM控制器，17、開關(guān)電源，18、控制系統(tǒng)的主控板，19、控制系統(tǒng)的接口板，20、電 磁選針驅(qū)動板。
具體實施方式
以下結(jié)合附圖和實施例對本實用新型作進(jìn)一步的描述。 如圖1所示，本實用新型包括FPGA芯片1、 SDRAM存儲芯片2、串行配置存儲器 EPCS163、選緯信號4、編碼器信號5、花型輸出模塊6、SD存儲卡7。其中，F(xiàn)PGA芯片1中的 SDRAM控制器通過地址、數(shù)據(jù)和控制信號聯(lián)接到SDRAM存儲芯片2， SDRAM存儲芯片2用于存 儲FPGA芯片1中處理器執(zhí)行的程序、變量、堆和堆棧；串行配置存儲器EPCS16 3通過FPGA 芯片1的特定引腳與FPGA芯片聯(lián)接，F(xiàn)PGA芯片1通過串行配置存儲器EPCS16 3提供的4 腳串行接口訪問其內(nèi)部配置數(shù)據(jù)，并對SDRAM存儲芯片2內(nèi)部單元進(jìn)行配置；選緯信號4和 編碼器信號5均直接通過通用1/0引腳與FPGA芯片1相聯(lián)接，其中，F(xiàn)PGA芯片1通過光耦 隔離和電平轉(zhuǎn)換電路把選緯信號4輸出，編碼器通過光耦隔離和電平轉(zhuǎn)換電路把編碼器信 號5輸入到FPGA芯片1中；花型輸出模塊6、SD存儲卡7分別通過1/0 口控制模塊13、SPI 控制器15與FPGA芯片l相聯(lián)接，其中，F(xiàn)PGA芯片l讀取SD存儲卡7內(nèi)部花型數(shù)據(jù)，然后 通過時鐘信號、使能信號、鎖存信號和數(shù)據(jù)信號將花型數(shù)據(jù)輸出至花型輸出模塊6。 如圖2所示，所述的FPGA芯片包括NiosII/f處理器8、 JTAG控制器9、系統(tǒng)IDIO、Avalon總線模塊11、 PIO外設(shè)12、 10 口控制模塊13、 EPCS控制器14、 SPI模式控制器15 和SDRAM控制器16 ;Nios Il/f內(nèi)核8通過指令總線和數(shù)據(jù)總線與Avalon總線模塊11聯(lián) 接；JTAG控制器9是集成在Nios Il/f內(nèi)核8中的一個JTAG調(diào)試模塊，JTAG控制器9通過 JTAG接口聯(lián)接到JTAG器件；系統(tǒng)ID10通過Avalon總線模塊11與Nios Il/f內(nèi)核8相聯(lián) 接；PIO外設(shè)12、 10 口控制模塊13、EPCS控制器14、 SPI模式控制器15和SDRAM控制器16 分別通過定義的Avalon接口聯(lián)接到Avalon總線模塊11上，進(jìn)而與Nios Il/f內(nèi)核8信息 交互。SDRAM控制器16通過地址、數(shù)據(jù)和控制信號聯(lián)接到SDRAM存儲芯片2，完成SDRAM存 儲芯片2的所有邏輯，SDRAM存儲芯片2的功能主要是存儲系統(tǒng)所用的應(yīng)用程序、變量、堆 和堆棧。;SPI模式控制器15通過4腳串行接口與SD存儲卡7聯(lián)接；EPCS控制器14直接通 過電路板上的引腳直接聯(lián)接到串行配置存儲器EPCS16 3 ;10 口控制模塊13通過花型輸出 四路信號與花型輸出模塊6聯(lián)接；PIO外設(shè)12通過通用I/O 口與選緯信號4和編碼器信號 5聯(lián)接。 下面以本控制系統(tǒng)傳送一緯花型數(shù)據(jù)為例，具體介紹本實用新型的工作原理首 先通過計算機通用的讀卡器將花型數(shù)據(jù)存儲在容量為1G的SD存儲卡7中，然后把卡插入 主控板的插座上。用下載線通過JTGA控制器9將編譯好的控制系統(tǒng)硬件設(shè)計文件和應(yīng)用 程序下載到主控板的FPGA芯片1中。開始重新上電，串行配置存儲器EPCS16自動對FPGA 芯片1配置，程序運行在SDRAM存儲芯片2中。Nios Il/f內(nèi)核8通過SPI模式控制器15 的讀寫信號從SD存儲卡7讀入花型數(shù)據(jù)，傳輸給10 口控制模塊13中的寄存器，等待Nios Il/f內(nèi)核8的使能信號，利用10 口控制模塊13的四路信號，即時鐘信號、數(shù)據(jù)信號、數(shù)據(jù) 鎖存信號和輸出使能信號傳輸?shù)交ㄐ洼敵瞿K6，為了保證傳輸?shù)目煽啃?，將送出四路信?均轉(zhuǎn)換成差分信號進(jìn)行傳輸?；ㄐ洼敵瞿K6將數(shù)據(jù)儲存在驅(qū)動板上移位寄存器的緩沖區(qū) 中，等待緯信號4的此緯顏色信號和編碼器信號5的織機同步信息來確定是否把數(shù)據(jù)送出 至提花機上，然后讀取下一緯數(shù)據(jù)如此循環(huán)直至最后一緯。 如圖3所示，基于FPGA的電子提花機控制系統(tǒng)電路結(jié)構(gòu)由+5V/+12V的開關(guān)電 源17、控制系統(tǒng)系統(tǒng)主控板18、控制系統(tǒng)接口板19和電磁選針的驅(qū)動板20組成；控制系 統(tǒng)系統(tǒng)主控板18由50MHZ的晶振、雙排十芯JTAG接口插件、一塊FPGA芯片Cyclone III EP3C25Q240C8N、一片SDRAM內(nèi)存HY57V561620、一片微型SD卡、一片串行配置器件EPCS16、 一塊10. 4寸的液晶屏、花型輸出模塊、選緯信號和編碼器信號；花型輸出模塊6主要是由 差分芯片MC2387和花型信號輸出接口組成，F(xiàn)PGA芯片中輸出的四路花型信號通過差分芯 片和花型信號輸出接口傳輸?shù)浇涌诎?9中，然后在接口板19中電平轉(zhuǎn)換傳輸?shù)津?qū)動板20 中；FPGA芯片輸出選緯信號4通過光耦隔離電路和選緯信號輸出接口傳輸?shù)浇涌诎?9 ;接 口板19接收到的編碼器傳輸?shù)木幋a器信號5通過編碼器輸入接口和6N137組成的光耦隔 離電路進(jìn)行解碼，把解碼信號傳輸?shù)紽PGA芯片中；FPGA芯片上預(yù)留了一些10 口信號，留作 信號擴展。
權(quán)利要求一種基于FPGA的大針數(shù)提花機控制器，其特征在于包括FPGA芯片(1)、SDRAM存儲芯片(2)、串行配置存儲器EPCS16(3)、選緯信號(4)、編碼器信號(5)、花型輸出模塊(6)和SD存儲卡(7)；FPGA芯片(1)中的SDRAM控制器通過地址、數(shù)據(jù)和控制信號聯(lián)接到SDRAM存儲芯片(2)，F(xiàn)PGA芯片(1)的對應(yīng)的引腳與串行配置存儲器EPCS16(3)聯(lián)接，選緯信號(4)和編碼器信號(5)均直接通過通用I/O引腳與FPGA芯片(1)相聯(lián)接，花型輸出模塊(6)和SD存儲卡(7)分別通過另外I/O引腳與FPGA芯片(1)相聯(lián)接。
2. 根據(jù)權(quán)利要求1所述的一種基于FPGA的大針數(shù)提花機控制器，其特征在于所述 的FPGA芯片包括:NiosII/f處理器(8) 、 JTAG控制器(9)、系統(tǒng)ID (10) 、 Avalon總線模塊 (11)、PI0外設(shè)(12) 、10 口控制模塊(13)、EPCS控制器(14)、SPI模式控制器(15)和SDRAM 控制器(16) ;Nios Il/f內(nèi)核(8)通過指令總線和數(shù)據(jù)總線與Avalon總線模塊(11)聯(lián)接; JTAG控制器(9)是集成在Nios Il/f內(nèi)核(8)中的一個JTAG調(diào)試模塊，JTAG控制器(9) 通過JTAG接口聯(lián)接到JTAG器件；系統(tǒng)ID(IO)通過Avalon總線模塊(11)與Nios Il/f內(nèi) 核(8)相聯(lián)接；PIO外設(shè)(12) 、10 口控制模塊(13)、EPCS控制器(14)、SPI模式控制器(15) 和SDRAM控制器(16)分別通過定義的Avalon接口聯(lián)接到Avalon總線模塊(11)上，進(jìn)而與 Nios Il/f內(nèi)核(8)信息交互。SDRAM控制器(16)通過地址、數(shù)據(jù)和控制信號聯(lián)接到SDRAM 存儲芯片(2) ;SPI模式控制器(15)通過4腳串行接口與SD存儲卡(7)聯(lián)接；EPCS控制器 (14)直接通過電路板上的引腳直接聯(lián)接到串行配置存儲器EPCS16(3) ;10 口控制模塊(13) 通過花型輸出四路信號與花型輸出模塊(6)聯(lián)接；PI0外設(shè)(12)通過通用1/0 口與選緯信 號(4)和編碼器信號(5)聯(lián)接。
專利摘要本實用新型公開了一種基于FPGA的大針數(shù)提花機控制器。FPGA芯片中的SDRAM控制器通過地址、數(shù)據(jù)和控制信號聯(lián)接到SDRAM存儲芯片，F(xiàn)PGA芯片的對應(yīng)的引腳與串行配置存儲器EPCS16聯(lián)接，選緯信號和編碼器信號均直接通過通用I/O引腳與FPGA芯片相聯(lián)接，花型輸出模塊和SD存儲卡分別通過另外I/O引腳與FPGA芯片相聯(lián)接。嵌入FPGA的Nios II/f內(nèi)核通過Avalon總線與PIO外設(shè)、IO口控制模塊、EPCS控制器、SPI模式控制器及SDRAM控制器進(jìn)行交互。采用嵌入Nios II/f系統(tǒng)的FPGA、串行配置器件、SD存儲卡、花型輸出模塊為核心的電子提花機控制系統(tǒng)，其硬件設(shè)計靈活，開發(fā)周期短，解決提花機控制系統(tǒng)數(shù)據(jù)傳輸速度慢，花型文件存儲量低，實現(xiàn)大針數(shù)、高速度的提花。
文檔編號G05B19/05GK201477429SQ200920192868
公開日2010年5月19日 申請日期2009年8月31日 優(yōu)先權(quán)日2009年8月31日
發(fā)明者張建義, 張露露, 袁嫣紅 申請人:浙江理工大學(xué)