專利名稱：帶隙基準電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子學(xué)和固體電子學(xué)技術(shù)領(lǐng)域，涉及集成電路的電壓基準源電路， 尤其涉及一種帶隙基準電路。
背景技術(shù)：
基準電壓源是模擬電路設(shè)計廣泛采用的一個關(guān)鍵模塊.可提供高精度和高穩(wěn)定 度基準量電源。該基準電壓源與電源、工藝參數(shù)和溫度相關(guān)性很小，但產(chǎn)生的基準電壓精 度、溫度穩(wěn)定性和抗噪聲干擾能力直接影響整個電路系統(tǒng)的精度和性能。因此，設(shè)計高性能 基準電壓源具有主要意義。1971年Robert Widla提出帶隙基準電壓源以來，相對其他類型的基準電壓源而 言，帶隙基準電壓源以其低溫度系數(shù)、低電源電壓，可與規(guī)則CMOS工藝相兼容的特性，廣泛 運用于集成電路翻。現(xiàn)以帶隙基準電壓源的產(chǎn)生原理為基礎(chǔ)，提出了一種具有良好自啟動 和低功耗特征的CMOS帶隙基準電壓源。該帶隙基準電壓源用于BLVDS總線收發(fā)器電路，主 要為BLVDS總線驅(qū)動器、接收器提供所需的1. 2V偏置電壓。請參考圖1，圖1為現(xiàn)有的帶隙基準電路，從圖上可以看出，帶隙基準電路包括若 干個電阻R0、Rla、Rib、R2a、R2b，R3，場效應(yīng)管Ml、M2、M3，，三極管Ql、Q2，和一個運算放大 器組成，用于產(chǎn)生一個與溫度和電源無關(guān)的基準電壓輸出；其中，場效應(yīng)管Ml、M2和M3組成 電流鏡；Ml的源極、M2的源極和M3的源極相連，Ml的柵極、M2的柵極和M3的柵極相連，電 阻Rla和Rib串聯(lián)，兩端分別和場效應(yīng)管Ml的漏極、三極管Ql的集電極相連；電阻R2a和 R2b串聯(lián)，兩端分別和場效應(yīng)管M2的漏極、三極管Q2的集電極相連；電阻R0兩端分別和場 效應(yīng)管M2的漏極、三極管Q2的發(fā)射極相連；電阻R3 —端連接場效應(yīng)管M3的漏極，另一端 接地；運算放大器的正極輸入端連接于電阻Rla和電阻Rib之間，運算放大器的負極輸入端 連接于電阻R2a和電阻R2b之間，運算放大器的輸出端連接場效應(yīng)管M1、M2、M3的柵極 ’三 極管Ql、Q2的基極、集電極均接地；場效應(yīng)管MEN，其源極和場效應(yīng)管Ml的源極、場效應(yīng)管 M2的源極、場效應(yīng)管M3的源極相連，場效應(yīng)管MEN的漏極和放大器S的輸出端相連。所述帶隙基準電路的工作原理為通過運算放大器的反饋控制使場效應(yīng)管Ml漏 極電壓和場效應(yīng)管M2漏極電壓相等，由于場效應(yīng)管Ml、M2和M3的柵極、源極電壓是一樣 的，且三個場效應(yīng)管都工作在飽和區(qū)，所以三個場效應(yīng)管的漏極電流基本相等，從而該基準 源電路的輸出為
R- R.. In( N )VREF = —Vj - ￥be.)其中R2a = R2b = R2a = R2b，= Rla+Rlb, R2 = R2a+R2b, N 為晶體管 Q2 和 Ql 數(shù)量的 比值，VT是指熱電壓，T是開爾文絕對溫度，VBE為三極管的基射極導(dǎo)通電壓。圖1中EN信號為低時，進入待機模式，放大器S被關(guān)閉，輸出信號Vo被場效應(yīng)管 MEN拉至高電平，場效應(yīng)管M1、M2、M3關(guān)閉。當EN信號由低變至高后，進入工作狀態(tài)，因為放 大器S的輸出級一般不能有效的將場效應(yīng)管M1、M2、M3的柵極電壓快速拉到正確的工作狀態(tài)，柵極電荷需要等待一定時間慢慢泄放，因此影響了轉(zhuǎn)換速度，圖2為現(xiàn)有技術(shù)中帶隙基 準電路的轉(zhuǎn)換示意圖，圖2中包括上下兩個波形圖，橫坐標均表示時間，單位為us，縱坐標 為電壓，單位為V，上波形圖為EN信號的變化示意圖，下波形圖為輸出電壓的變化示意圖， 在大概30us處，EN信號由低變至高后，進入工作狀態(tài)，因為放大器S的輸出機不能有效的 將場效應(yīng)管Ml、M2、M3的柵極電壓快速拉到正確的工作狀態(tài)，柵極電荷需要等待一定時間 (Ts)慢慢泄放，圖中兩條虛線之間的差即為等待時間Ts，輸出電壓由低變至高，圖中顯示， 滯后了大概7us，影響了轉(zhuǎn)換速度。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種帶隙基準電路，解決帶隙基準電路中使能信 號由低變至高后放大器的輸出段不能有效的將場效應(yīng)管的柵極電壓快速拉到正確工作狀 態(tài)從而影響轉(zhuǎn)換速度的問題。為了實現(xiàn)上述目的，本發(fā)明提出一種帶隙基準電路，包括第一 CMOS、第二 CMOS、 第三CMOS和第四CMOS，所述第一 CMOS的源極、所述第二 CMOS的源極、所述第三CMOS的 源極和所述第四CMOS的源極相連，所述第一 CMOS的基極、所述第二 CMOS的基極和所述第 三CMOS的基極相連；第一三極管和第二三極管，所述第一三極管的集電極、基極和所述第 二三極管的集電極、基極均接地，所述第一三極管的發(fā)射極和所述第一 CMOS的漏極相連， 所述第二三極管的發(fā)射極和所述第二 CMOS的漏極相連；放大器，所述放大器的輸出端和所 述第一 CMOS的基極、所述第二 CMOS的基極、所述第三CMOS的基極和所述第四CMOS的漏 極均相連，所述放大器的正極輸入端連接第一電阻后接地，所述放大器的負極輸入端連接 第二電阻后接地 ’第五CMOS、第六CMOS和第七CMOS，所述第五CMOS的源極、所述第六CMOS 的源極、所述第七CMOS的源極均和所述第一 CMOS的源極相連，所述第五CMOS的漏極、所述 第六CMOS的漏極和所述第七CMOS的柵極相連，所述第五CMOS的柵極和所述放大器的輸出 端相連；第八CMOS、第九CMOS、第十CMOS和第i^一 CMOS,所述第八CMOS的漏極、所述第九 CMOS的漏極、所述第十CMOS的漏極和所述第十一 CMOS的漏極均接地，所述第九CMOS的柵 極、所述第九CMOS的源極、所述第十CMOS的柵極、所述第十一 CMOS的源極相連，所述第十 CMOS的源極和所述放大器的輸出端相連?？蛇x的，所述帶隙基準電路還包括第三電阻和第四電阻，所述第三電阻的一端和 所述第一 CMOS的漏極相連，另一端和所述第二電阻相連，所述第四電阻的一端和所述第二 CMOS的漏極相連，另一端和所述第二三極管的發(fā)射極相連?？蛇x的，所述帶隙基準電路還包括第五電阻，所述第五電阻的一端和所述第二 CMOS的漏極相連，另一端和所述第一電阻相連。可選的，所述帶隙基準電路還包括串聯(lián)的第六電阻和第七電阻，所述第六電阻的 一端和所述第四CMOS的漏極相連，所述第七電阻的一端接地?？蛇x的，所述帶隙基準電路還包括第八電阻，所述第八電阻的一端和所述放大器 的正極輸入端相連，另一端連接于所述第六電阻和所述第七電阻之間?？蛇x的，所述帶隙基準電路還包括第九電阻，所述第九電阻的一端和所述放大器 的負極輸入端相連，另一端連接于所述第六電阻和所述第七電阻之間?？蛇x的，所述帶隙基準電路還包括第十電阻，所述第十電阻的一端和所述第三CMOS的漏極相連，另一端接地?？蛇x的，所述帶隙基準電路還包括第十一電阻，所述第十一電阻的一端和所述第 五CMOS的漏極相連，另一端和所述第八CMOS的源極相連。本發(fā)明帶隙基準電路的有益效果主要表現(xiàn)在本發(fā)明提供的帶隙基準電路通過增 加一個支路，大大減少了第一 CMOS、第二 CMOS和第三CMOS的柵極電荷需要等待的時間，提 高了帶隙基準電路的轉(zhuǎn)換速度。


圖1為現(xiàn)有技術(shù)中帶隙基準電路的結(jié)構(gòu)示意圖。圖2為現(xiàn)有技術(shù)中帶隙基準電路的轉(zhuǎn)換示意圖。圖3為本發(fā)明帶隙基準電路的結(jié)構(gòu)示意圖。圖4為本發(fā)明帶隙基準電路的轉(zhuǎn)換示意圖。
具體實施例方式下面結(jié)合附圖，對本發(fā)明做進一步的闡述。首先，請參考圖3，圖3為本發(fā)明帶隙基準電路的結(jié)構(gòu)示意圖，從圖上可以看出，本 發(fā)明包括第一 CMOS Ml、第二 CMOS M2、第三CMOS M3和第四CMOS MEN1，所述第一 CMOS Ml 的源極、所述第二 CMOS M2的源極、所述第三CMOS M3的源極和所述第四CMOS MEN1的源極 相連，所述第一 CMOS Ml的基極、所述第二 CM0SM2的基極和所述第三CMOS M3的基極相連； 第一三極管Q1和第二三極管Q2，所述第一三極管Q1的集電極、基極和所述第二三極管Q2 的集電極、基極均接地，所述第一三極管Q1的發(fā)射極和所述第一 CMOS Ml的漏極相連，所述 第二三極管Q2的發(fā)射極和所述第二 CMOS M2的漏極相連；放大器S，所述放大器S的輸出 端和所述第一 CMOS Ml的基極、所述第二 CMOS M2的基極和所述第三CMOS M3的基極均相 連，所述放大器S的正極輸入端連接第一電阻R2b后接地，所述放大器S的負極輸入端連接 第二電阻Rib后接地。圖中虛線部分21，是本發(fā)明區(qū)別于現(xiàn)有技術(shù)所在，即增加了一個支路，所述支路包 括第五CMOS MP1、第六CMOS MEN3和第七CMOS MP2，所述第五CM0SMP1的源極、所述第六 CMOS MEN3的源極、所述第七CMOS MP2的源極均和所述第一 CMOS Ml的源極相連，所述第五 CMOS MP1的漏極、所述第六CMOS MEN3的漏極和所述第七CMOS MP2的柵極相連，所述第五 CMOS MP1的柵極和所述放大器S的輸出端相連；第八CMOS MEN2、第九CMOS麗1、第十CMOS 麗2和第i^一 CMOS MEN4，所述第八CMOS MEN2的漏極、所述第九CMOS麗1的漏極、所述第十 CMOS MN2的漏極和所述第十一 CMOS MEN4的漏極均接地，所述第九CMOS Mm的柵極、所述第 九CMOS麗1的源極、所述第十CMOS麗2的柵極、所述第i^一 CMOS MEN4的源極相連，所述第 十CMOS麗2的源極和所述放大器的輸出端相連。從圖中可以看出，CMOS帶隙基準電壓產(chǎn)生電路還包括若干電阻第三電阻Rla和第四電阻R0，所述第三電阻Rla的一端和所述第一 CMOS Ml的漏 極相連，另一端和所述第二電阻Rib相連，所述第四電阻R0的一端和所述第二 CMOS M2的 漏極相連，另一端和所述第二三極管Q2的發(fā)射極相連。第五電阻R2a，所述第五電阻R2a的一端和所述第二 CMOS M2的漏極相連，另一端和所述第一電阻R2b相連。串聯(lián)的第六電阻R4a和第七電阻R4b，所述第六電阻R4a的一端和所述第四CMOS M12的漏極相連，所述第七電阻R4b的一端接地。第八電阻R5，所述第八電阻R5的一端和所述放大器S的正極輸入端相連，另一端 連接于所述第六電阻R4a和所述第七電阻R4b之間。第九電阻R6，所述第九電阻R6的一端和所述放大器S的負極輸入端相連，另一端 連接于所述第六電阻R4a和所述第七電阻R4b之間。第十電阻R3，所述第十電阻R3的一端和所述第三CMOS M3的漏極相連，另一端接 地。第十一電阻R4，所述第十一電阻R4的一端和所述第五CMOS MP1的漏極相連，另一 端和所述第八CMOS MEN2的源極相連。該支路提高轉(zhuǎn)換速度的原理為使能(EN)信號為低時，Enb信號為高，進入待機 (standby)模式，放大器S被關(guān)閉，輸出信號Vo被第四CMOS MEN1拉至高電平，其余所有晶體 管都能被關(guān)閉。當EN信號由低變至高后，進入工作狀態(tài)，因為放大器S輸出端一般不能有 效的將第一 CMOS Ml、第二 CMOS M2、第三CM0SM3的柵極電壓快速拉到正確的工作狀態(tài)，在 Vo為高電壓時，第五CMOS MP1被關(guān)閉，第七CMOS MP2的柵極電壓為低，第七CMOS MP2和第 九CMOS MN1支路有較大的電流，通過第九CMOS Mm鏡像到第十CMOS MN2，第十CMOS MN2 的電流可以有效的把第一CMOS Ml、第二CMOS M2、第三CMOS M3、第五CMOS MP1的柵極電壓 拉低，此時第五CMOS MP1被打開有電流流過，因為電阻R4非常大，第七CMOS MP2柵極電壓 可以被充至電源電壓附近，第七CMOS MP2將被關(guān)閉，電路進入了正常工作狀態(tài)。圖4為本發(fā)明帶隙基準電路的轉(zhuǎn)換示意圖，圖4中包括上下兩個波形圖，橫坐標均 表示時間，單位為us，縱坐標為電壓，單位為V，上波形圖為EN信號的變化示意圖，下波形圖 為輸出電壓的變化示意圖，在大概30us處，EN信號由低變至高后，進入工作狀態(tài)，圖中兩條 虛線之間的差即為等待時間Ts，輸出電壓由低變至高，經(jīng)計算測得，滯后了大概0. 4us，遠 低于現(xiàn)有技術(shù)中滯后的時間7us。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技 術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因 此，本發(fā)明的保護范圍當視權(quán)利要求書所界定者為準。
權(quán)利要求
一種帶隙基準電路，包括第一CMOS、第二CMOS、第三CMOS和第四CMOS，所述第一CMOS的源極、所述第二CMOS的源極、所述第三CMOS的源極和所述第四CMOS的源極相連，所述第一CMOS的基極、所述第二CMOS的基極和所述第三CMOS的基極相連；第一三極管和第二三極管，所述第一三極管的集電極、基極和所述第二三極管的集電極、基極均接地，所述第一三極管的發(fā)射極和所述第一CMOS的漏極相連，所述第二三極管的發(fā)射極和所述第二CMOS的漏極相連；放大器，所述放大器的輸出端和所述第一CMOS的基極、所述第二CMOS的基極、所述第三CMOS的基極和所述第四CMOS的漏極均相連，所述放大器的正極輸入端連接第一電阻后接地，所述放大器的負極輸入端連接第二電阻后接地；其特征在于所述帶隙基準電路還包括第五CMOS、第六CMOS和第七CMOS，所述第五CMOS的源極、所述第六CMOS的源極、所述第七CMOS的源極均和所述第一CMOS的源極相連，所述第五CMOS的漏極、所述第六CMOS的漏極和所述第七CMOS的柵極相連，所述第五CMOS的柵極和所述放大器的輸出端相連；第八CMOS、第九CMOS、第十CMOS和第十一CMOS，所述第八CMOS的漏極、所述第九CMOS的漏極、所述第十CMOS的漏極和所述第十一CMOS的漏極均接地，所述第九CMOS的柵極、所述第九CMOS的源極、所述第十CMOS的柵極、所述第十一CMOS的源極相連，所述第十CMOS的源極和所述放大器的輸出端相連。
2.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括第三 電阻和第四電阻，所述第三電阻的一端和所述第一 CMOS的漏極相連，另一端和所述第二電 阻相連，所述第四電阻的一端和所述第二 CMOS的漏極相連，另一端和所述第二三極管的發(fā) 射極相連。
3.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括第五 電阻，所述第五電阻的一端和所述第二 CMOS的漏極相連，另一端和所述第一電阻相連。
4.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括串聯(lián) 的第六電阻和第七電阻，所述第六電阻的一端和所述第四CMOS的漏極相連，所述第七電阻 的一端接地。
5.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括第八 電阻，所述第八電阻的一端和所述放大器的正極輸入端相連，另一端連接于所述第六電阻 和所述第七電阻之間。
6.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括第九 電阻，所述第九電阻的一端和所述放大器的負極輸入端相連，另一端連接于所述第六電阻 和所述第七電阻之間。
7.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括第十 電阻，所述第十電阻的一端和所述第三CMOS的漏極相連，另一端接地。
8.根據(jù)權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙基準電路還包括第 十一電阻，所述第十一電阻的一端和所述第五CMOS的漏極相連，另一端和所述第八CMOS的 源極相連。
全文摘要
本發(fā)明提出一種帶隙基準電路，在現(xiàn)有帶隙基準電路的基礎(chǔ)上增加一個支路，支路包括第五CMOS、第六CMOS和第七CMOS，第五CMOS的源極、第六CMOS的源極、第七CMOS的源極相連，第五CMOS的漏極、第六CMOS的漏極和第七CMOS的柵極相連，第五CMOS的柵極和電路中的放大器的輸出端相連；第八CMOS、第九CMOS、第十CMOS和第十一CMOS，第九CMOS的柵極、第九CMOS的源極、第十CMOS的柵極、第十一CMOS的源極相連，第十CMOS的源極和放大器的輸出端相連，本發(fā)明在現(xiàn)有的帶隙基準電路上增加一個支路，用于提高該帶隙基準電路的轉(zhuǎn)換速度。
文檔編號G05F3/30GK101853042SQ20101018737
公開日2010年10月6日 申請日期2010年5月28日 優(yōu)先權(quán)日2010年5月28日
發(fā)明者段新東 申請人:上海宏力半導(dǎo)體制造有限公司