專利名稱：一種用于cmos電路的電壓倍增電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路，尤其涉及一種用于CMOS電路的電壓倍增電路。
背景技術(shù)：
在電源管理電路及一些低電壓應(yīng)用環(huán)境中，為了減少電路的成本和功耗，電源電壓都比較低。但有時電路需要較高的電壓才能達(dá)到一定的性能，因此，如何在一個較低的電源電壓環(huán)境下產(chǎn)生一個高于電源電壓且兩倍于輸入?yún)⒖茧妷旱碾妷?，是?dāng)今業(yè)內(nèi)人士急需要解決的技術(shù)問題。

實用新型內(nèi)容為了解決上述現(xiàn)有技術(shù)存在的問題，本實用新型旨在提供一種用于CMOS電路的電壓倍增電路，以實現(xiàn)在較低的電源電壓環(huán)境下，產(chǎn)生兩倍于輸入?yún)⒖茧妷旱碾妷?，從而在減少電路成本和功耗的前提下，滿足電路性能需要的目的。本實用新型所述的一種用于CMOS電路的電壓倍增電路，它包括第一 CMOS開關(guān)模塊、第二 CMOS開關(guān)模塊、第一、第二儲能電容和一輸出電容，所述第一 CMOS開關(guān)模塊包括第一至第七PMOS管以及第一至第四NMOS管，其中， 所述第一至第四NMOS管的源極相連至地，所述第一 NMOS管和第一 PMOS管的漏極和柵極分別相連，該第一 PMOS管的源極和所述第二 PMOS管的漏極連接，并接收一外部參考電壓，該第二 PMOS管的柵極與所述第三PMOS管的漏極連接，該第二、第三PMOS管的源極相連，該第三PMOS管的柵極與所述第一 PMOS管的柵極連接；所述第二 NMOS管和第四PMOS管的柵極相連，并接收第一時鐘信號，該第二 NMOS管和第五PMOS管的漏極相連，該第五PMOS管的源極和所述第四PMOS管的漏極連接，其柵極與所述第一 PMOS管的漏極連接，所述第四PMOS 管的源極與所述第六PMOS管的源極相連至一外部電源；所述第三NMOS管和第六PMOS管的柵極相連至所述第五PMOS管的漏極，它們的漏極相連至所述第四NMOS管的柵極，該第四 NMOS管的漏極與所述第七PMOS管的漏極連接，該第七PMOS管的源極輸出一倍增電壓；所述第二 CMOS開關(guān)模塊包括第八至第十四PMOS管以及第五至第八NMOS管，其中，所述第五至第八NMOS管的源極相連至地，所述第五NMOS管和第八PMOS管的漏極相連至所述第十二 PMOS管的柵極，它們的柵極相連至所述第四NMOS管的柵極，所述第八PMOS 管的源極和所述第九PMOS管的漏極連接，并接收所述外部參考電壓，該第九PMOS管的柵極與所述第十PMOS管的漏極相連至所述第四NMOS管的漏極，該第九、第十PMOS管的源極相連，該第十PMOS管的柵極與所述第八PMOS管的柵極連接；所述第六NMOS管和第十一 PMOS 管的柵極相連，并接收第二時鐘信號，該第六NMOS管和第十二 PMOS管的漏極相連，該第十二 PMOS管的源極和所述第十一 PMOS管的漏極連接，所述第十一 PMOS管的源極與所述第十三PMOS管的源極相連至所述外部電源；所述第七NMOS管和第十三PMOS管的柵極相連至所述第十二 PMOS管的漏極，它們的漏極相連至所述第一 PMOS管的柵極，所述第八NMOS管的柵極與所述第七NMOS管的漏極連接，其漏極分別與所述第三、第十四PMOS管的漏極以及所述第七PMOS管的柵極連接，所述第十四PMOS管的柵極與所述第七PMOS管的漏極連接， 其源極與該第七PMOS管的源極連接，并輸出所述倍增電壓；所述第一儲能電容連接在所述第一 PMOS管的漏極和第二 PMOS管的源極之間；所述第二儲能電容連接在所述第八PMOS管的漏極和第九PMOS管的源極之間；所述輸出電容的一端與所述第七PMOS管的源極連接，另一端接地。在上述的用于CMOS電路的電壓倍增電路中，所述第一時鐘信號和第二時鐘信號的電平互補(bǔ)。由于采用了上述的技術(shù)解決方案，本實用新型通過設(shè)計對稱的第一、第二 CMOS開關(guān)模塊，利用CMOS器件中PMOS管和NMOS管相反的開關(guān)工作特性，并利用電容兩端電壓不能突變的特性，在互補(bǔ)的兩相時鐘信號控制下通過控制PMOS管或NMOS管的開啟/關(guān)斷對第一、第二儲能電容進(jìn)行充放電，從而在輸出端產(chǎn)生穩(wěn)定的兩倍于輸入?yún)⒖茧妷旱碾妷海沟迷跍p少電路成本和功耗的前提下，滿足電路性能需要的目的。本實用新型可應(yīng)用于電源管理電路，也可應(yīng)用于低電源電壓電路。

圖1是本實用新型一種用于CMOS電路的電壓倍增電路的結(jié)構(gòu)示意圖；圖2是圖1中各關(guān)鍵節(jié)點(diǎn)的輸入、輸出電壓信號的波形圖。
具體實施方式
以下結(jié)合附圖，對本實用新型的具體實施例進(jìn)行詳細(xì)說明。如圖1所示，本實用新型，即一種用于CMOS電路的電壓倍增電路，它包括第一CMOS 開關(guān)模塊、第二 CMOS開關(guān)模塊、第一、第二儲能電容Cl、C2和一輸出電容Co。第一 CMOS開關(guān)模塊包括第一至第七PMOS管Pl至P7以及第一至第四NMOS管附至N4，其中，第一至第四NMOS管m至N4的源極相連至地GND ；第一 NMOS管附和第一 PMOS管Pl的漏極和柵極分別相連，第一 PMOS管P 1的源極和第二 PMOS管P2的漏極連接，并接收一外部參考電壓Vref ；第二 PMOS管P2的柵極與第三PMOS管P3的漏極連接，第二、第三PMOS管P2、P3 的源極相連，第三PMOS管P3的柵極與第一 PMOS管Pl的柵極連接；第二 NMOS管N2和第四PMOS管P4的柵極相連，并接收第一時鐘信號CLK，第二匪OS管N2和第五PMOS管P5的漏極相連；第五PMOS管P5的源極和第四PMOS管P4的漏極連接，其柵極與第一 PMOS管Pl 的漏極連接；第四PMOS管P4的源極與第六PMOS管P6的源極相連至一外部電源VDD ；第三NMOS管N3和第六PMOS管P6的柵極相連至第五PMOS管P5的漏極，它們的漏極相連至第四NMOS管N4的柵極；第四NMOS管N4的漏極與第七PMOS管P7的漏極連接，第七PMOS管P7的源極輸出一倍增電壓Vout。第二 CMOS開關(guān)模塊包括第八至第十四PMOS管P1’至P7，以及第五至第八NMOS管Ni，至N4，，其中，第五至第八NMOS管ΝΓ至N4，的源極相連至地GND ；第五NMOS管ΝΓ和第八PMOS管P1，的漏極相連至第十二 PMOS管P5，的柵極，它們的柵極相連至第四NMOS管N4的柵極，第八PMOS管ΡΓ的源極和第九PMOS管P2’的漏極連接，并接收外部參考電壓Vref;第九PMOS管P2’的柵極與第十PMOS管P3’的漏極相連至第四NMOS管N4的漏極， 第九、第十PMOS管P2’、P3’的源極相連，第十PMOS管P3’的柵極與第八PMOS管P1’的柵極連接；第六NMOS管N2’和第i^一 PMOS管P4’的柵極相連，并接收第二時鐘信號CLKN，第六NMOS管N2’和第十二 PMOS管P5’的漏極相連；第十二 PMOS管P5，的源極和第i^一 PMOS管P4，的漏極連接，第i^一 PMOS管P4’ 的源極與第十三PMOS管P6’的源極相連至外部電源VDD ；第七NMOS管N3’和第十三PMOS管P6’的柵極相連至第十二 PMOS管P5’的漏極， 它們的漏極相連至第一 PMOS管Pl的柵極；第八NMOS管N4’的柵極與第七NMOS管N3’的漏極連接，其漏極分別與第三、第十四PMOS管P3、P14的漏極以及第七PMOS管P7的柵極連接；第十四PMOS管P7’的柵極與第七PMOS管P7的漏極連接，其源極與該第七PMOS 管P7的源極連接，并輸出倍增電壓Vout ；第一儲能電容Cl連接在第一 PMOS管Pl的漏極和第二 PMOS管P2的源極之間；第二儲能電容C2連接在第八PMOS管P1’的漏極和第九PMOS管P2’的源極之間；輸出電容Co的一端與第七PMOS管P7的源極連接，另一端接地GND。本實用新型中，第一時鐘信號CLK和第二時鐘信號CLKN的電平互補(bǔ)。本實用新型的工作原理如下(外部參考電壓Vref、第五、第六節(jié)點(diǎn)net5、net6處的電壓及倍增電壓Vout的波形圖可如圖2所示)在初始狀態(tài)，當(dāng)互補(bǔ)的第一、第二時鐘信號CLK、CLKN作用于電路時，假設(shè)此時第一時鐘信號CLK為高電平，第二時鐘信號CLKN為低電平，此時，第七節(jié)點(diǎn)net7處為高電平， 第四NMOS管N4、第五NMOS管附，、第十四PMOS管P7，導(dǎo)通，輸出的倍增電壓Vout為第五節(jié)點(diǎn)net5處的電平；同時，第九PMOS管P2’導(dǎo)通，第二儲能電容C2的第四節(jié)點(diǎn)net4處通過第九PMOS管P2’充電至外部參考電壓Vref ；于此同時，第八節(jié)點(diǎn)η討8處為低電平，第一 PMOS管Pl導(dǎo)通，第一節(jié)點(diǎn)netl處通過第一 PMOS管Pl被充電到外部參考電壓Vref。此后，時鐘發(fā)生翻轉(zhuǎn)，第一時鐘信號CLK為低電平，第二時鐘信號CLKN為高電平， 此時，第七節(jié)點(diǎn)net7處為低電平，第八PMOS管P1’導(dǎo)通，第二節(jié)點(diǎn)net2處通過第八PMOS管 ΡΓ充電到外部參考電壓Vref，由于第四節(jié)點(diǎn)net4處的初始電壓為外部參考電壓Vref，此時，第四節(jié)點(diǎn)net4處的電壓上升到2Vref (即兩倍于外部參考電壓的值)；與此同時，第八節(jié)點(diǎn)處為高電平，由于第一 NMOS管Ni、第二 PMOS管P2導(dǎo)通，第一節(jié)點(diǎn)netl處的電壓為0，第三節(jié)點(diǎn)net3處的電壓通過第二 PMOS管P2充至外部參考電壓Vref ；由于第七M(jìn)OS管 P7、第十PMOS管P3’也同時導(dǎo)通，第四節(jié)點(diǎn)net4處的電壓通過第十PMOS管P3’、第七M(jìn)OS 管P7傳至輸出端，即輸出的倍增電壓Vout為第六節(jié)點(diǎn)net6處的電平，倍增電壓Vout的電平為2Vref。[0041]在下一個時鐘翻轉(zhuǎn)時，第三節(jié)點(diǎn)net3處被充電到2Vref，并通過第三PMOS管P3、 第十PMOS管P7’傳至輸出端。以此往復(fù)，輸出端的倍增電壓Vout為一連續(xù)穩(wěn)定的、值為2Vref的電壓。綜上所述，在兩相互補(bǔ)時鐘信號的控制下，本實用新型所提出的電路可以輸出一恒定的兩倍于輸入?yún)⒖茧妷旱碾妷?；調(diào)節(jié)第一、第二儲能電容C1、C2及輸出電容Co的大小， 可以影響輸出電平的穩(wěn)定性及輸出驅(qū)動能力的大小。以上結(jié)合附圖實施例對本實用新型進(jìn)行了詳細(xì)說明，本領(lǐng)域中普通技術(shù)人員可根據(jù)上述說明對本實用新型做出種種變化例。因而，實施例中的某些細(xì)節(jié)不應(yīng)構(gòu)成對本實用新型的限定，本實用新型將以所附權(quán)利要求書界定的范圍作為本實用新型的保護(hù)范圍。
權(quán)利要求1.一種用于CMOS電路的電壓倍增電路，其特征在于，所述電路包括第一 CMOS開關(guān)模塊、第二 CMOS開關(guān)模塊、第一、第二儲能電容和一輸出電容，所述第一 CMOS開關(guān)模塊包括第一至第七PMOS管以及第一至第四NMOS管，其中，所述第一至第四NMOS管的源極相連至地，所述第一 NMOS管和第一 PMOS管的漏極和柵極分別相連，該第一 PMOS管的源極和所述第二 PMOS管的漏極連接，并接收一外部參考電壓，該第二 PMOS管的柵極與所述第三PMOS管的漏極連接，該第二、第三PMOS管的源極相連，該第三 PMOS管的柵極與所述第一 PMOS管的柵極連接；所述第二 NMOS管和第四PMOS管的柵極相連，并接收第一時鐘信號，該第二 NMOS管和第五PMOS管的漏極相連，該第五PMOS管的源極和所述第四PMOS管的漏極連接，其柵極與所述第一 PMOS管的漏極連接，所述第四PMOS管的源極與所述第六PMOS管的源極相連至一外部電源；所述第三NMOS管和第六PMOS管的柵極相連至所述第五PMOS管的漏極，它們的漏極相連至所述第四NMOS管的柵極，該第四NMOS 管的漏極與所述第七PMOS管的漏極連接，該第七PMOS管的源極輸出一倍增電壓；所述第二 CMOS開關(guān)模塊包括第八至第十四PMOS管以及第五至第八NMOS管，其中，所述第五至第八NMOS管的源極相連至地，所述第五NMOS管和第八PMOS管的漏極相連至所述第十二 PMOS管的柵極，它們的柵極相連至所述第四NMOS管的柵極，所述第八PMOS管的源極和所述第九PMOS管的漏極連接，并接收所述外部參考電壓，該第九PMOS管的柵極與所述第十PMOS管的漏極相連至所述第四NMOS管的漏極，該第九、第十PMOS管的源極相連，該第十PMOS管的柵極與所述第八PMOS管的柵極連接；所述第六NMOS管和第十一 PMOS管的柵極相連，并接收第二時鐘信號，該第六NMOS管和第十二 PMOS管的漏極相連，該第十二 PMOS管的源極和所述第十一 PMOS管的漏極連接，所述第十一 PMOS管的源極與所述第十三PMOS管的源極相連至所述外部電源；所述第七NMOS管和第十三PMOS管的柵極相連至所述第十二 PMOS管的漏極，它們的漏極相連至所述第一PMOS管的柵極，所述第八NMOS管的柵極與所述第七NMOS管的漏極連接，其漏極分別與所述第三、第十四PMOS管的漏極以及所述第七PMOS 管的柵極連接，所述第十四PMOS管的柵極與所述第七PMOS管的漏極連接，其源極與該第七 PMOS管的源極連接，并輸出所述倍增電壓；所述第一儲能電容連接在所述第一 PMOS管的漏極和第二 PMOS管的源極之間； 所述第二儲能電容連接在所述第八PMOS管的漏極和第九PMOS管的源極之間； 所述輸出電容的一端與所述第七PMOS管的源極連接，另一端接地。
2.根據(jù)權(quán)利要求1所述的用于CMOS電路的電壓倍增電路，其特征在于，所述第一時鐘信號和第二時鐘信號的電平互補(bǔ)。
專利摘要本實用新型涉及一種用于CMOS電路的電壓倍增電路，它包括第一CMOS開關(guān)模塊、第二CMOS開關(guān)模塊、第一、第二儲能電容和一輸出電容，所述第一CMOS開關(guān)模塊包括第一至第七PMOS管以及第一至第四NMOS管，所述第二CMOS開關(guān)模塊包括第八至第十四PMOS管以及第五至第八NMOS管。本實用新型PMOS管和NMOS管具有相反的開關(guān)工作特性，并利用電容兩端電壓不能突變的特性，在互補(bǔ)的兩相時鐘信號控制下通過控制PMOS管或NMOS管的開啟/關(guān)斷對第一、第二儲能電容進(jìn)行充放電，從而在輸出端產(chǎn)生穩(wěn)定的兩倍于輸入?yún)⒖茧妷旱碾妷海_(dá)到在減少電路成本和功耗的前提下，滿足電路性能需要的目的。
文檔編號G05F1/10GK202003253SQ20102068167
公開日2011年10月5日 申請日期2010年12月27日 優(yōu)先權(quán)日2010年12月27日
發(fā)明者陶園林 申請人:上海貝嶺股份有限公司