專利名稱：穩(wěn)壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種用于CMOS的穩(wěn)壓電路。
背景技術(shù)：
互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor, CMOS)具有功耗低、抗干擾能力強(qiáng)等的優(yōu)點(diǎn)，其廣泛地應(yīng)用于大規(guī)模集成電路芯片制造。參考圖1示出了應(yīng)用于CMOS的穩(wěn)壓電路，所述穩(wěn)壓電路包括運(yùn)算放大器12、連接于運(yùn)算放大器12輸出端0P。ut的PMOS管10，具體地，所述PMOS管的柵極連接于運(yùn)算放大器12的輸出端0P。ut，所述PMOS管的源極連接于電源13，所述PMOS管的漏極連接于電阻 11，所述電阻11連接于運(yùn)算放大器12的輸入端。參考圖2，示出了圖1所示穩(wěn)壓電路的電壓示意圖，圖中點(diǎn)線表示圖1中PMOS管源極的電壓，實(shí)線表示圖1中運(yùn)算放大器12輸出端0P。ut的電壓，具體地，電源電壓向PMOS 管10提供的電壓為5V，因此，所述PMOS管10的源極電壓很快升至5V，最快會達(dá)到5V/ μ s， 與此同時，由于運(yùn)算放大器輸出信號建立時間比較慢，因此在電源向運(yùn)算放大器12供電初期，運(yùn)算放大器12輸出端0P。ut的電壓較低，由于運(yùn)算放大器12輸出端0P。ut連接于PMOS 管10的柵極，相應(yīng)地，PMOS管10的柵極在供電初期的電壓也較低，這使PMOS管10的柵極和源極間有較大的電壓，以圖中同一時間點(diǎn)的A、B點(diǎn)為例，A點(diǎn)的電壓為5V，而B點(diǎn)的電壓為0. 537V，AB點(diǎn)之間的電壓為4. 463V，也就是說PMOS管10的柵極和源極之間的電壓為 4. 463V，但是本實(shí)施中，PMOS管10的額定工作電壓為3. 3V，柵、源極之間的電壓大于額定工作電壓會使PMOS管10的可靠性下降。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種可靠性較高的穩(wěn)壓電路。為解決上述問題，本發(fā)明提供一種穩(wěn)壓電路，依次包括電源，源極與所述電源相連的第一 PMOS管，連接于第一 PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一 PMOS管柵極的運(yùn)算放大器，還包括連接于所述第一 PMOS管源極和柵極的負(fù)載，在電源供電初期，所述負(fù)載上的電壓大于或等于第一 PMOS管的閾值電壓，并且小于或等于第一 PMOS管的額定工作電壓。所述負(fù)載為一個或者多個串聯(lián)的MOS管或二極管。所述負(fù)載包括多個串聯(lián)的負(fù)載PMOS管，各負(fù)載PMOS管的柵極和漏極之間相連，多個負(fù)載PMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負(fù)載PMOS管的源極，與所述第一 PMOS管漏極相連的為第末個負(fù)載PMOS管的漏極。所述負(fù)載包括多個串聯(lián)的負(fù)載NMOS管，各負(fù)載NMOS管的柵極和漏極之間相連，多個負(fù)載NMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負(fù)載NMOS管的漏極，與所述第一 PMOS管漏極相連的第末個負(fù)載NMOS管的源極。所述電源的電壓與運(yùn)算放大器輸出端高電平的差小于所述多個MOS管或二極管的閾值電壓之和。所述電源電壓與運(yùn)算放大器輸出端高電平的差大于或等于所述第一 PMOS管的閾值電壓。所述電源電壓為5V，第一 PMOS管的額定工作電壓為3. 3V，閾值電壓為0. 6 0. 8V。所述負(fù)載為3個串聯(lián)的負(fù)載PMOS管，各負(fù)載PMOS管的閾值電壓為0. 0. 8V。所述負(fù)載為4個串聯(lián)的負(fù)載PMOS管，各負(fù)載PMOS管的閾值電壓為0. 6 0. 8V。各負(fù)載PMOS管的閾值電壓相等。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)連接于第一 PMOS管源極和漏極之間的負(fù)載，可以鉗制運(yùn)算放大器輸出端的電壓，避免了第一 PMOS管的柵極和源極之間電壓較大的問題，提高了穩(wěn)壓電路的可靠性。


圖1是現(xiàn)有技術(shù)穩(wěn)壓電路一實(shí)施例的示意圖；圖2是圖1所示穩(wěn)壓電路的電壓示意圖；圖3是本發(fā)明穩(wěn)壓電路一實(shí)施例的示意圖；圖4是圖3所示穩(wěn)壓電路的電壓示意圖。
具體實(shí)施例方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實(shí)施，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。為了解決背景技術(shù)所描述的問題，本發(fā)明提供一種穩(wěn)壓電路，所述穩(wěn)壓電路依次包括電源，源極與所述電源相連的第一 PMOS管，連接于第一 PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一 PMOS管柵極的運(yùn)算放大器，還包括連接于所述第一 PMOS管源極和柵極的負(fù)載，在電源供電初期，所述負(fù)載上的電壓大于或等于第一 PMOS管的第一閾值電壓，并且小于或等于第一 PMOS管的額定工作電壓。本發(fā)明中設(shè)置有連接于第一 PMOS管源極和柵極的負(fù)載，所述負(fù)載在電源供電初期可以對運(yùn)算放大器輸出端的電壓進(jìn)行鉗制，避免運(yùn)算放大器輸出端的電壓在電源供電時處于較低的狀態(tài)，從而避免了第一 PMOS管的柵極和源極之間電壓較大的問題，提高了穩(wěn)壓電路的可靠性。下面結(jié)合具體實(shí)施例，進(jìn)一步描述本發(fā)明的技術(shù)方案，參考圖3，示出了本發(fā)明穩(wěn)壓電路一實(shí)施例的示意圖。本實(shí)施例以提供3. 3V輸出電壓的穩(wěn)壓電路為例，但是本發(fā)明并不限制于此。所述穩(wěn)壓電路包括電源100、第一 PMOS管101、反饋電阻104、運(yùn)算放大器102、負(fù)載103、電阻105，其中，電源100，用于向所述第一 PMOS管101提供工作電壓。本實(shí)施例中，電源100可提供5V的工作電壓，電源100向所述第一 PMOS管101供電時，所述PMOS管10的源極電壓很快升至5V，最快會達(dá)到5V/ys。第一 PMOS管101用于提供穩(wěn)壓電路的輸出端，還用于控制穩(wěn)壓電路的輸出電壓， 使其維持穩(wěn)定。

具體地，所述第一 PMOS管101的源極連接于所述電源100，柵極連接于所述運(yùn)算放大器102的輸出端，漏極依次連接有反饋電阻104、電阻105，之后接地。其中，所述第一 PMOS管101漏極為穩(wěn)壓電路的電壓輸出端。本實(shí)施例中，所述第一 PMOS管101的閾值電壓位于0.6V 0.8V的范圍內(nèi)，所述第一 PMOS管101的額定工作電壓VDD為3. 3V。運(yùn)算放大器102用于監(jiān)控穩(wěn)壓電路輸出電壓，基于輸出電壓控制通過第一 PMOS管 101的電流，進(jìn)而使穩(wěn)壓電路輸出電壓穩(wěn)定。具體地，所述運(yùn)算放大器102包括正相輸入端、負(fù)相輸入端、輸出端，所述負(fù)相輸入端加載有參考電壓Vref，所述正向輸入端連接于反饋電阻104未連接第一 PMOS管101的一端，也就是說，反饋電阻104連接于所述運(yùn)算放大器102正相輸入端和第一 PMOS管101 漏極之間，所述輸出端連接于所述第一 PMOS管101的柵極。由于運(yùn)算放大器102的輸出電壓與第一 PMOS管101的柵極相連，為了保證第一 PMOS管101源極和漏極之間導(dǎo)通，產(chǎn)生輸出電壓Vout，運(yùn)算放大器102的高電平需滿足以下關(guān)系電源電壓與運(yùn)算放大器輸出端高電平的差大于或等于所述第一 PMOS管的閾值電壓。本實(shí)施例中，所述運(yùn)算放大器102輸出端所輸出的高電平位于4. 2V 4. 4V的范圍內(nèi)。負(fù)載103，分別連接于所述第一PMOS管101源極和柵極，用于鉗制第一 PMOS管101 柵極的電壓。為了提高第一 PMOS管101的可靠性，第一 PMOS管101源極和柵極之間的電壓需小于或等于第一 PMOS管101的額定工作電壓，由于負(fù)載103連接于所述第一 PMOS管源極和柵極，因此，較佳地，電源101供電初期，所述負(fù)載103上的電壓需小于或等于第一 PMOS 管101的額定工作電壓。同時，為了使第一 PMOS管101源極和漏極之間導(dǎo)通，產(chǎn)生輸出電壓Vout，第一 PMOS管101源極和柵極之間的電壓需大于或等于第一 PMOS管101的閾值電壓，較佳地，電源供電初期，負(fù)載103上的電壓需大于或等于第一 PMOS管101的閾值電壓。本實(shí)施例中，所述負(fù)載103為3個串聯(lián)的負(fù)載PMOS管，所述負(fù)載PMOS管的柵極和漏極相連，3個負(fù)載PMOS管依次源極和漏極相連，第一個負(fù)載PMOS管的源極與所述第一 PMOS管101的源極相連，第三個負(fù)載的漏極與所述第一 PMOS管101的漏極相連。本實(shí)施例中，所述負(fù)載PMOS管的閾值電壓相同，并且與第一 PMOS管101的閾值電壓相同，均在0. 6V 0. 8V的范圍內(nèi)。但是本發(fā)明并不限制于此。為了更好地理解本發(fā)明，下面結(jié)合電壓變化圖對本發(fā)明穩(wěn)壓電路的工作原理做進(jìn)一步說明。結(jié)合參考圖4，示出了圖3所示穩(wěn)壓電路的電壓示意圖，圖4中折線201表示的是電源100的電壓，第一曲線202表示的運(yùn)算放大器的輸出端的電壓，第二曲線203表示的是穩(wěn)壓電路輸出端的輸出電壓Vout。如圖4所示，電源100供電初期，電源100上的電壓快速地從OV升至5V，此時，第一 PMOS管101的源極電壓上升至5V、負(fù)載103與第一 PMOS管源極相連的一端電壓上升至 5V,由于負(fù)載103中3個負(fù)載PMOS管的閾值電壓均在0. 6V 0. 8V的范圍內(nèi)，所述3個負(fù)載PMOS管均導(dǎo)通，因此，所述負(fù)載103與第一 PMOS管101柵極相連一端的電壓為電源100 電壓減去負(fù)載103電壓(3個負(fù)載PMOS管的閾值電壓之和)。本實(shí)施例中，所述第一 PMOS 管101柵極的電壓為3. 2V左右，第一 PMOS管101的源極和柵極之間的電壓為1. 8V，小于額定工作電壓3. 3V，不會造成第一 PMOS管101可靠性下降的問題。
第一 PMOS管101的源極和柵極之間的電壓為1. 8V，還大于第一 PMOS管101的閾值電壓0. 6 0. 8V，因此第一 PMOS管101的源極和漏極之間導(dǎo)通，形成導(dǎo)電溝道，電流依次經(jīng)過第一 PMOS管101的源極、漏極、反饋電阻104和電阻105導(dǎo)入地端，使連接于第一 PMOS 管漏極的穩(wěn)壓電路輸出端輸出電壓Vout，由第二曲線203可知，輸出電壓Vout逐漸增大。由于運(yùn)算放大器102正相輸入端的電壓為穩(wěn)壓電路的輸出電壓Vout與反饋電阻 104電壓的差值，也就是說正相輸入端電壓與輸出電壓Vout成正比，隨著Vout的逐漸增力口，相應(yīng)地，正相輸入端電壓增大，如第一曲線202所示，當(dāng)正相輸入端電壓大于參考電壓 Vref時，運(yùn)算放大器102輸出電壓逐漸增大，這使第一 PMOS管101源極和柵極之間的電壓減小，這會使源極和漏極之間的溝道寬度減小，這會減小源極和漏極之間通過的電流，從而使Vout增大程度減小，直到運(yùn)算放大器輸出電壓升至高電平，此時Vout穩(wěn)定輸出，從電源供電初期進(jìn)入穩(wěn)壓電路工作過程。在穩(wěn)壓電路工作過程中，當(dāng)輸出電壓Vout較小時，運(yùn)算放大器102的正向輸入電壓減小，當(dāng)小于參考電壓Vref時，運(yùn)算放大器102輸出電壓下降，使第一 PMOS管101源極和柵極之間的電壓增大，從而減小了第一 PMOS管101源極和柵極之間的電阻，從而使第一 PMOS管101源極和漏極之間的壓降減小，從而增大了輸出電壓。由此可見，在運(yùn)算放大器102和第一 PMOS管101的配合下，穩(wěn)壓電路可以輸出穩(wěn)定的輸出電壓Vout。穩(wěn)壓電路轉(zhuǎn)入正常工作階段時，運(yùn)算放大器102輸出電壓位于4. 2V 4. 4V的范圍內(nèi)，因此負(fù)載103上的電壓在0. 6V 0. 8V的范圍內(nèi)，這使每個負(fù)載PMOS管上的分壓小于其閾值電壓，因此負(fù)載PMOS管處于關(guān)斷狀態(tài)，從而不會影響穩(wěn)壓電路的輸出電壓Vout。 因此，為了使穩(wěn)壓電路正常工作過程中不受負(fù)載103的影響，較佳地，所述電源100的電壓與所運(yùn)算放大器102輸出端高電平的差小于所述負(fù)載PMOS管的閾值電壓之和，從而使負(fù)載 PMOS管處于關(guān)斷狀態(tài)。需要說明的是，在上述實(shí)施例中，所述穩(wěn)壓電路包括3個負(fù)載PMOS管，但是本發(fā)明并不限制于此，還可以是4個負(fù)載PMOS管。需要說明的是，在上述實(shí)施例中，為了便于電路設(shè)計和制造，所述穩(wěn)壓電路中3個負(fù)載PMOS管的閾值電壓均相同，但是本發(fā)明并不限制于此，所述3個負(fù)載PMOS管的閾值電壓還可以不相同，并且所述負(fù)載PMOS管的閾值電壓還可以與第一 PMOS管閾值電壓不相同。還需要說明的是，為了便于實(shí)現(xiàn)，在本實(shí)施例中，所述負(fù)載為多個串聯(lián)的負(fù)載PMOS 管，但是本發(fā)明并不限制于此，還可以是多個串聯(lián)的負(fù)載NMOS管，所述負(fù)載NMOS管的柵極和漏極之間相連，多個負(fù)載NMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負(fù)載NMOS管的漏極，與所述第一 PMOS管漏極相連的為第末個NMOS管的源極。 此外所述負(fù)載還可以是多個串聯(lián)的二極管等其他類型的負(fù)載，對于負(fù)載為多個串聯(lián)的二極管的情況，所述多個二極管依次正負(fù)極首尾相連。此外，所述負(fù)載也可以為單個MOS管或二極管，本領(lǐng)域技術(shù)人員可以根據(jù)上述實(shí)施例進(jìn)行相應(yīng)地修改、替換和變形。綜上，本發(fā)明提供一種穩(wěn)壓電路，通過連接于第一 PMOS管源極和漏極之間的負(fù)載，在電源供電初期鉗制運(yùn)算放大器輸出端的電壓，提高了穩(wěn)壓電路的可靠性。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種穩(wěn)壓電路，其特征在于，依次包括電源，源極與所述電源相連的第一 PMOS管，連接于第一 PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一 PMOS 管柵極的運(yùn)算放大器，還包括連接于所述第一 PMOS管源極和柵極的負(fù)載，在電源供電初期，所述負(fù)載上的電壓大于或等于第一 PMOS管的閾值電壓，并且小于或等于第一 PMOS管的額定工作電壓。
2.如權(quán)利要求1所述的穩(wěn)壓電路，其特征在于，所述負(fù)載為一個或者多個串聯(lián)的MOS管或二極管。
3.如權(quán)利要求2所述的穩(wěn)壓電路，其特征在于，所述負(fù)載包括多個串聯(lián)的負(fù)載PMOS管， 各負(fù)載PMOS管的柵極和漏極之間相連，多個負(fù)載PMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負(fù)載PMOS管的源極， 與所述第一 PMOS管漏極相連的為第末個負(fù)載PMOS管的漏極。
4.如權(quán)利要求2所述的穩(wěn)壓電路，其特征在于，所述負(fù)載包括多個串聯(lián)的負(fù)載NMOS管， 各負(fù)載NMOS管的柵極和漏極之間相連，多個負(fù)載NMOS管依次源極和漏極相連，與所述第一 PMOS管源極相連的為第一個負(fù)載NMOS管的漏極，與所述第一 PMOS管漏極相連的第末個負(fù)載NMOS管的源極。
5.如權(quán)利要求2所述的穩(wěn)壓電路，其特征在于，所述電源的電壓與運(yùn)算放大器輸出端高電平的差小于所述多個MOS管或二極管的閾值電壓之和。
6.如權(quán)利要求2所述的穩(wěn)壓電路，其特征在于，所述電源電壓與運(yùn)算放大器輸出端高電平的差大于或等于所述第一 PMOS管的閾值電壓。
7.如權(quán)利要求3所述的穩(wěn)壓電路，其特征在于，所述電源電壓為5V，第一PMOS管的額定工作電壓為3. 3V，閾值電壓為0. 6 0. 8V。
8.如權(quán)利要求7所述的穩(wěn)壓電路，其特征在于，所述負(fù)載為3個串聯(lián)的負(fù)載PMOS管，各負(fù)載PMOS管的閾值電壓為0. 6 0. 8V。
9.如權(quán)利要求7所述的穩(wěn)壓電路，其特征在于，所述負(fù)載為4個串聯(lián)的負(fù)載PMOS管，各負(fù)載PMOS管的閾值電壓為0. 6 0. 8V。
10.如權(quán)利要求8或9所述的穩(wěn)壓電路，其特征在于，各負(fù)載PMOS管的閾值電壓相等。
全文摘要
一種穩(wěn)壓電路，依次包括電源，源極與所述電源相連的第一PMOS管，連接于第一PMOS管漏極的反饋電阻，一輸入端連接于所述反饋電阻、輸出端連接于第一PMOS管柵極的運(yùn)算放大器，還包括連接于所述第一PMOS管源極和柵極的負(fù)載，在電源供電初期，所述負(fù)載上的電壓大于或等于第一PMOS管的閾值電壓，并且小于或等于第一PMOS管的額定工作電壓。本發(fā)明穩(wěn)壓電路可靠性較高。
文檔編號G05F1/56GK102298408SQ201110103118
公開日2011年12月28日 申請日期2011年4月22日 優(yōu)先權(quán)日2011年4月22日
發(fā)明者段新東 申請人:上海宏力半導(dǎo)體制造有限公司