專利名稱：基于基底神經(jīng)節(jié)的fpga仿生智能控制芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于仿生智能控制芯片技術(shù)，特別是一種基于基底神經(jīng)節(jié)的現(xiàn)場可編程邏輯門陣列(FPGA)仿生智能控制的芯片。
背景技術(shù)：
隨著機器人研究向著智能化方向發(fā)展，當(dāng)前該領(lǐng)域的許多研究工作，如機器蛇、機器魚、機器狗AIBO的研制，都受到了生物學(xué)的啟發(fā)。然而，這類研究通常是對生物形體的仿生，而對智能的中樞——大腦關(guān)注較少。近年來的生物學(xué)研究成果表明大腦皮層下一群神經(jīng)核團——基底神經(jīng)節(jié)在脊椎動物的行為控制過程中扮演著重要角色。因此，對基底神經(jīng)節(jié)在行為選擇、行為學(xué)習(xí)過程中所起的作用加以定性、定量的研究，將會為機器人學(xué)研究提供新的思路。生物學(xué)研究成果表明基底神經(jīng)節(jié)主要包括紋狀體(Striatum)，蒼白球(globus pallidus，GP)和底丘腦核(subthalamic nucleus，STN)。其中蒼白球GP又分為兩部分蒼白球內(nèi)核(globus pallidus internal, GPi)禾口蒼白球夕卜核(globus pallidus external segment, GPe)。這些核團受不同強度的激勵后會輸出不同頻率的生物電脈沖信號，并且它們相互之間有著廣泛的聯(lián)系，共同協(xié)調(diào)和控制人以及其它脊椎動物的運動。其中，紋狀體是基底神經(jīng)節(jié)主要的輸入性核團，它接受來自幾乎整個大腦皮層，腦干的許多區(qū)域以及邊緣系統(tǒng)的神經(jīng)輸入。按照多巴胺受體的不同，紋狀體中的神經(jīng)元可分為SDl SD5型，以SD1、 SD2型為主。多巴胺會興奮SDl型神經(jīng)元而抑制SD2型神經(jīng)元。SDl型神經(jīng)元投射于蒼白球內(nèi)核GPi，而SD2型神經(jīng)元投射于蒼白球外核GPe，兩者都是通過釋放出抑制型神經(jīng)遞質(zhì) Y-氨基丁酸(GABA)對目標(biāo)核團起抑制作用。蒼白球內(nèi)核GPi是基底神經(jīng)節(jié)的主要輸出核團之一，它受到紋狀體中SDl型神經(jīng)元的抑制作用，同時還受到底丘腦核STN的激勵作用。 而蒼白球外核GPe受到來自紋狀體中SD2型神經(jīng)元的抑制作用，并且它本身也抑制著底丘腦核STN。底丘腦核STN是基底神經(jīng)節(jié)中主要的興奮性核團，釋放出的激勵型神經(jīng)遞質(zhì)谷氨酸會作用于基底神經(jīng)節(jié)的輸出核團蒼白球內(nèi)核GPi ；同時它本身也受到來自皮層的激勵性輸入以及來自蒼白球外核GPe的抑制性輸入。上述所有的核團又是由若干個突觸和神經(jīng)元組成的，神經(jīng)元與神經(jīng)元之間通過突觸相連。突觸的連接強度會隨著神經(jīng)元釋放的生物電脈沖頻率的變化而變化生物電脈沖頻率越高，突觸連接強度越大，兩個神經(jīng)元連接也越緊密?；谏鲜錾镒饔脵C理，國外研究者提出了幾種不同的基底神經(jīng)節(jié)模型，最具影響力的當(dāng)屬Albin等人提出的直接-間接通道模型(DIPM)，該模型能夠成功地解釋帕金森病的作用機理。隨后Gumey等人對DIPM進行了改進，提出了選擇_控制通道模型(SCPM)，該模型考慮了多巴胺神經(jīng)元在行為選擇過程中的作用和影響。此外，Humphries等人在SCPM 基礎(chǔ)上提出了其擴展模型。但上述這些研究都是通過軟件方法實現(xiàn)基底神經(jīng)節(jié)的功能，并沒有將其硬件化。近年來神經(jīng)網(wǎng)絡(luò)的硬件實現(xiàn)也受到國內(nèi)外研究者的關(guān)注。例如，Weinstein等人針對傳統(tǒng)的基于軟件實現(xiàn)的神經(jīng)網(wǎng)絡(luò)在復(fù)雜度增加時出現(xiàn)的實時性和精確度性能下降，探討了如何用FPGA實現(xiàn)高性能的神經(jīng)網(wǎng)絡(luò)；Cassidy等人用FPGA實現(xiàn)了尖峰神經(jīng)網(wǎng)絡(luò)，試圖在實時性、精度、柔性以及可靠性等指標(biāo)上取得比傳統(tǒng)方法更好的性能；Maguire等人分析了用FPGA實現(xiàn)大規(guī)模的尖峰神經(jīng)元網(wǎng)絡(luò)所面臨的技術(shù)挑戰(zhàn)。此外，Li Jearghal等人也進行了神經(jīng)網(wǎng)絡(luò)的硬件實現(xiàn)等相關(guān)研究。但是，這些研究都只對普通神經(jīng)網(wǎng)絡(luò)的FPGA實現(xiàn)進行了分析，而不是針對基底神經(jīng)節(jié)這一重要的行為選擇機構(gòu)。

發(fā)明內(nèi)容
本發(fā)明在于提供一種基于基底神經(jīng)節(jié)的現(xiàn)場可編程邏輯門陣列(FPGA)仿生智能控制芯片，該芯片體積小巧、方便使用，能夠作為行為選擇控制器。實現(xiàn)本發(fā)明的技術(shù)解決方案為一種基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片， 將串口接收模塊、計算通道輸入模塊、基底神經(jīng)節(jié)模塊、統(tǒng)計模塊、存儲器模塊、平均頻率計算模塊、比較模塊、串口發(fā)送模塊用硬件描述語言Verilog HDL編程并集成到一片F(xiàn)PGA 中，即串口接收模塊和外部的傳感器相連，計算通道輸入模塊和串口接收模塊相連，基底神經(jīng)節(jié)模塊和計算通道輸入模塊相連，統(tǒng)計模塊和基底神經(jīng)節(jié)模塊相連，存儲器模塊和統(tǒng)計模塊相連，平均頻率計算模塊和存儲器模塊相連，比較模塊和平均頻率計算模塊相連，串口發(fā)送模塊和比較模塊相連，外部的執(zhí)行機構(gòu)和串口發(fā)送模塊相連，執(zhí)行輸出的行為選擇信號；所述的串口接收模塊接收外部傳感器的數(shù)據(jù)信號并將其發(fā)送至計算通道輸入模塊，計算通道輸入模塊根據(jù)行為重要性計算出基底神經(jīng)節(jié)模塊輸入?yún)?shù)，基底神經(jīng)節(jié)模塊輸出尖峰脈沖信號；統(tǒng)計模塊對尖峰脈沖信號進行計數(shù)，若檢測到尖峰脈沖則將內(nèi)部計數(shù)器的值加1 ；若沒有檢測到尖峰脈沖，則計數(shù)器的值維持不變，計數(shù)器的值每發(fā)生變化都將存儲器模塊中的數(shù)據(jù)同步跟新；平均頻率計算模塊則計算過去時間t內(nèi)基底神經(jīng)節(jié)模塊輸出的尖峰脈沖頻率平均頻率計算模塊讀取存儲器模塊中尖峰脈沖統(tǒng)計數(shù)據(jù)，記作P1，同時啟動FPGA片內(nèi)定時器，當(dāng)定時器周期到，平均頻率計算模塊再次讀取存儲器模塊中尖峰脈沖統(tǒng)計數(shù)據(jù)，記作P2 ；尖峰脈沖輸出的平均頻率為P2-Pl/t，比較模塊接收平均頻率計算模塊統(tǒng)計的尖峰脈沖頻率，比較頻率的大小，頻率最大的那一路即被選中，該路對應(yīng)的行為代碼被送至串口發(fā)送模塊，該串口發(fā)送模塊隨即發(fā)送行為選擇代碼給外部執(zhí)行機構(gòu)執(zhí)行。本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點為(1)傳統(tǒng)的基于基底神經(jīng)節(jié)的行為選擇控制都是通過計算機軟件編程實現(xiàn)的，本發(fā)明將所有功能其固化在一片體積微小的芯片中，與現(xiàn)有的技術(shù)相比，不僅縮小了系統(tǒng)體積，簡化了電路連接，增強了系統(tǒng)穩(wěn)定性，而且大大縮短了開發(fā)周期，方便工程技術(shù)人員使用。( FPGA具有硬件可編程能力，在外部電路固定的情況下可以編程更改FPGA的內(nèi)部邏輯結(jié)構(gòu)以適合不同的需要，具有一定的靈活性。 (3)利用現(xiàn)有的生物學(xué)研究結(jié)果，通過FPGA片上的加法器、存儲器和移位寄存器連接成神經(jīng)元模塊、突觸模塊，進而構(gòu)成核團模塊、通道以及整個基底神經(jīng)節(jié)來實現(xiàn)行為選擇控制功能。下面結(jié)合附圖對本發(fā)明進一步詳細描述。


圖1是本發(fā)明基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片的整體結(jié)構(gòu)圖。圖2是基底神經(jīng)節(jié)模塊的結(jié)構(gòu)圖。圖3是基底神經(jīng)節(jié)通道的結(jié)構(gòu)圖。圖4是核團模塊的工作原理圖。圖5是突觸模塊的工作原理圖。圖6是神經(jīng)元模塊的工作原理圖。
具體實施例方式結(jié)合圖1，本發(fā)明基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片，將串口接收模塊1、 計算通道輸入模塊2、基底神經(jīng)節(jié)模塊3、統(tǒng)計模塊4、存儲器模塊5、平均頻率計算模塊6、比較模塊7、串口發(fā)送模塊8用硬件描述語言Verilog HDL編程并集成到一片F(xiàn)PGA中，即串口接收模塊1和外部的傳感器相連，計算通道輸入模塊2和串口接收模塊1相連，基底神經(jīng)節(jié)模塊3和計算通道輸入模塊2相連，統(tǒng)計模塊4和基底神經(jīng)節(jié)模塊3相連，存儲器模塊5和統(tǒng)計模塊4相連，平均頻率計算模塊6和存儲器模塊5相連，比較模塊7和平均頻率計算模塊6相連，串口發(fā)送模塊8和比較模塊7相連，外部的執(zhí)行機構(gòu)和串口發(fā)送模塊8相連，執(zhí)行輸出的行為選擇信號。其工作過程如下所述的串口接收模塊1接收外部傳感器的數(shù)據(jù)信號并將其發(fā)送至計算通道輸入模塊2，計算通道輸入模塊2根據(jù)行為重要性計算出基底神經(jīng)節(jié)模塊3輸入?yún)?shù)，基底神經(jīng)節(jié)模塊3輸出尖峰脈沖信號；統(tǒng)計模塊4對尖峰脈沖信號進行計數(shù)，若檢測到尖峰脈沖則將內(nèi)部計數(shù)器的值加1 ；若沒有檢測到尖峰脈沖，則計數(shù)器的值維持不變，計數(shù)器的值每發(fā)生變化都將存儲器模塊5中的數(shù)據(jù)同步跟新；平均頻率計算模塊6則計算過去一段時間t內(nèi)基底神經(jīng)節(jié)模塊3輸出的尖峰脈沖頻率平均頻率計算模塊6讀取存儲器模塊5中尖峰脈沖統(tǒng)計數(shù)據(jù)，記作P1，同時啟動FPGA片內(nèi)定時器，當(dāng)定時器周期到，平均頻率計算模塊6再次讀取存儲器模塊5中尖峰脈沖統(tǒng)計數(shù)據(jù)，記作P2 ；尖峰脈沖輸出的平均頻率為(P2-Pl)/t，比較模塊7接收平均頻率計算模塊6統(tǒng)計的尖峰脈沖頻率，比較頻率的大小，頻率最大的那一路即被選中，該路對應(yīng)的行為代碼被送至串口發(fā)送模塊8，該串口發(fā)送模塊8隨即發(fā)送行為選擇代碼給外部執(zhí)行機構(gòu)執(zhí)行。串口接收模塊1、計算通道輸入模塊2、基底神經(jīng)節(jié)模塊3、統(tǒng)計模塊4、存儲器模塊 5、平均頻率計算模塊6、比較模塊7、串口發(fā)送模塊8中除了基底神經(jīng)節(jié)模塊3作了創(chuàng)新設(shè)計，其他模塊均為現(xiàn)有技術(shù)。串口接收模塊1和傳感器(如機器人等外部)以及計算通道輸入模塊相連，它負責(zé)接收傳感器信號，并將其傳送給計算通道輸入模塊2。計算通道輸入模塊2和串口接收模塊1以及基底神經(jīng)節(jié)模塊3相連。它根據(jù)傳感器采集的信號，計算三個事件的重要性參數(shù)(S1、S2、S3)，并將三個事件的重要性參數(shù)傳送給基底神經(jīng)節(jié)作為三個通道的輸入。通道重要性參數(shù)采用如下公式計算
'5, =0.55-0.552-0.353 g^1S2 =—
P
Sz=mx-0.SS2式中ρ為傳感采集的數(shù)據(jù)信號，ml在0至1范圍內(nèi)隨著時間線性增長，并且當(dāng)S3 代表的行為被選擇執(zhí)行后ml清零?；咨窠?jīng)節(jié)模塊3和計算通道輸入模塊2以及統(tǒng)計模塊4相連。它接收三個通道的重要性參數(shù)，輸出三路頻率范圍從IOHZ到60HZ的尖峰脈沖信號供統(tǒng)計模塊計數(shù)。串口發(fā)送模塊8和比較模塊7以及外圍執(zhí)行機構(gòu)相連，其波特率配置在203400，它發(fā)送比較模塊7選中的行為代碼，給執(zhí)行機構(gòu)執(zhí)行。結(jié)合圖2，整個基底神經(jīng)節(jié)模塊3由三個通道構(gòu)成，每個通道均和各自的通道輸入信號以及時鐘信號、復(fù)位信號相連，三個通道均輸出GPi尖峰脈沖，通道間相互作用由STN 尖峰信號相連。每個通道的輸入和系統(tǒng)時鐘信號、復(fù)位信號、計算通道輸入模塊2以及其它通道中STN模塊33的輸出相連。各通道最終輸出由GPi模塊35產(chǎn)生的尖峰脈沖。三個通道相互作用機理是若某一個通道的GPi模塊35輸出的尖峰脈沖頻率高，則該通道的STN 模塊33輸出的尖峰脈沖頻率高，另外兩個通道檢測到第一個通道STN模塊33輸出的高頻率尖峰脈沖，則會降低本通道的GPi模塊35尖峰脈沖頻率。根據(jù)上述基底神經(jīng)節(jié)模塊3三個通道的構(gòu)成，本芯片的工作原理是串口接收模塊1接收外部傳感器的數(shù)據(jù)信號并將其發(fā)送至計算通道輸入模塊2，計算通道輸入模塊2根據(jù)行為重要性參數(shù)計算公式
權(quán)利要求
1.一種基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片，其特征在于將串口接收模塊(1)、 計算通道輸入模塊( 、基底神經(jīng)節(jié)模塊( 、統(tǒng)計模塊(4)、存儲器模塊( 、平均頻率計算模塊(6)、比較模塊(7)、串口發(fā)送模塊⑶用硬件描述語言Verilog HDL編程并集成到一片F(xiàn)PGA中，即串口接收模塊⑴和外部的傳感器相連，計算通道輸入模塊(2)和串口接收模塊⑴相連，基底神經(jīng)節(jié)模塊⑶和計算通道輸入模塊⑵相連，統(tǒng)計模塊⑷和基底神經(jīng)節(jié)模塊( 相連，存儲器模塊( 和統(tǒng)計模塊(4)相連，平均頻率計算模塊(6)和存儲器模塊(5)相連，比較模塊(7)和平均頻率計算模塊(6)相連，串口發(fā)送模塊⑶和比較模塊(7)相連，外部的執(zhí)行機構(gòu)和串口發(fā)送模塊⑶相連，執(zhí)行輸出的行為選擇信號；所述的串口接收模塊(1)接收外部傳感器的數(shù)據(jù)信號并將其發(fā)送至計算通道輸入模塊0)，計算通道輸入模塊( 根據(jù)行為重要性計算出基底神經(jīng)節(jié)模塊C3)輸入?yún)?shù)，基底神經(jīng)節(jié)模塊C3)輸出尖峰脈沖信號；統(tǒng)計模塊(4)對尖峰脈沖信號進行計數(shù)，若檢測到尖峰脈沖則將內(nèi)部計數(shù)器的值加1 ；若沒有檢測到尖峰脈沖，則計數(shù)器的值維持不變，計數(shù)器的值每發(fā)生變化都將存儲器模塊(5)中的數(shù)據(jù)同步跟新；平均頻率計算模塊(6)則計算過去時間t內(nèi)基底神經(jīng)節(jié)模塊( 輸出的尖峰脈沖頻率平均頻率計算模塊(6)讀取存儲器模塊(5)中尖峰脈沖統(tǒng)計數(shù)據(jù)，記作P1，同時啟動FPGA片內(nèi)定時器，當(dāng)定時器周期到，平均頻率計算模塊(6)再次讀取存儲器模塊(5)中尖峰脈沖統(tǒng)計數(shù)據(jù)，記作P2 ；尖峰脈沖輸出的平均頻率為(P2_Pl)/t，比較模塊(7)接收平均頻率計算模塊(6)統(tǒng)計的尖峰脈沖頻率， 比較頻率的大小，頻率最大的那一路即被選中，該路對應(yīng)的行為代碼被送至串口發(fā)送模塊(8)，該串口發(fā)送模塊(8)隨即發(fā)送行為選擇代碼給外部執(zhí)行機構(gòu)執(zhí)行。
2.根據(jù)權(quán)利要求1所述的基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片，其特征在于所述的基底神經(jīng)節(jié)模塊(3)由三個通道構(gòu)成，每個通道均和各自的通道輸入信號以及時鐘信號、復(fù)位信號相連，三個通道均輸出GPi尖峰脈沖，通道間相互作用由STN尖峰信號相連。
3.根據(jù)權(quán)利要求2所述的基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片，其特征在于所述的通道由SDl模塊(31)、SD2模塊(32)、STN模塊(33)、GPe模塊(34)以及GPi模塊(35) 構(gòu)成，各模塊之間的連接關(guān)系為SD1模塊(31)的輸出和GPi模塊(35)輸入相連；SD2模塊(32)的輸出和GPe模塊(34)的輸入相連；STN模塊(33)的輸入和GPe模塊(34)的輸出相連，STN模塊(33)的輸出和GPe模塊(34)輸入以及GPi模塊(35)輸入相連，并且STN模塊(33)的輸出作為整個通道的輸出一；GPe模塊(34)的輸入和另外兩個通道的STN模塊(33)以及本通道的SD2模塊(3》、STN模塊(3 輸出相連，GPe模塊(34)的輸出與本通道的STN模塊(33)以及GPi模塊(35)的輸入相連；GPi模塊(35)的輸入與SDl模塊(31)、 STN模塊(33)以及GPe模塊(34)的輸入相連，輸出GPi尖峰脈沖作為整個通道的輸出二。
4.根據(jù)權(quán)利要求3所述的基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片，其特征在于所述的STN模塊(33)、GPe模塊(34)以及GPi模塊(35)均由突觸模塊(331)和神經(jīng)元模塊 (332)構(gòu)成，SDl模塊(31)、SD2模塊(32)由神經(jīng)元模塊(332)構(gòu)成，突觸模塊(331)的輸入端作為輸入信號端，突觸模塊(331)輸出和輸入端一起連接到加法器的兩個輸入端，該加法器的輸出信號I和神經(jīng)元模塊(332)的輸入相連，該神經(jīng)元模塊(332)的輸出連接到另一個加法器的輸入端，該另一個加法器的輸出作為整個模塊的輸出。
5.根據(jù)權(quán)利要求4所述的基于基底神經(jīng)節(jié)的FPGA仿生智能控制芯片，其特征在于所述的突觸模塊(331)由控制模塊(3311)、RAM存儲器模塊(3312)以及使能模塊(3313)
6.
全文摘要
本發(fā)明公開了一種基于基底神經(jīng)節(jié)的現(xiàn)場可編程邏輯門陣列(FPGA)仿生智能控制芯片，該芯片采用自下而上的模塊化設(shè)計，通過FPGA上的加法器、乘法器以及移位寄存器搭建尖峰神經(jīng)元模塊，然后由尖峰神經(jīng)元和突觸構(gòu)成紋狀體SD1、SD2、底丘腦核STN、蒼白球外核GPe和蒼白球內(nèi)核GPi五個核團模塊，再由核團構(gòu)成通道，進而構(gòu)成整個基底神經(jīng)節(jié)。該芯片體積小巧，集成度高，可靠性強，可用于要求較高場合的機器人行為選擇控制。
文檔編號G05B19/05GK102193518SQ20111012334
公開日2011年9月21日 申請日期2011年5月13日 優(yōu)先權(quán)日2011年5月13日
發(fā)明者伏姜, 吳曉蓓, 吳益飛, 杜仁慧, 樊衛(wèi)華, 王義萍, 郭健, 陳威, 陳慶偉 申請人:南京理工大學(xué)