專利名稱：半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用半導體元件的半導體器件。2.現(xiàn)有技術(shù)說明通常，要求模擬電路的輸出無關(guān)于電源電壓等的波動而高度精確和穩(wěn)定，且因此在許多情況下需要穩(wěn)定基準電壓。用于生成這種穩(wěn)定基準電壓的基準電壓生成電路是公知的。作為基準電壓生成電路，已知基于閾值電壓型、β倍增自偏壓型、基于帶隙型等的各種電路。這些基準電壓生成電路中的大多數(shù)通過供應微小電流來驅(qū)動。但是，當在啟動基準電壓生成電路時向這種基準電壓生成電路簡單地輸入電源電壓時，在一些情形下不能適當?shù)貑踊鶞孰妷荷呻娐?。具體地，在一些情況下，即使在輸入電源電壓時，基準電壓生成電路仍處于電路中沒有電流流動的穩(wěn)定狀態(tài)，且因此電路未被啟動，或者即使電路被啟動電路也需要相當長時間來達到穩(wěn)定的平衡狀態(tài)。因此，已知一種方法，其中用于施加初始電壓的啟動電路連接至基準電壓生成電路，以便實現(xiàn)基準電壓生成電路的快速啟動，其中當輸入電力時該初始電壓促進基準電壓生成電路的啟動(非專利文獻1)。圖8示出連接至常規(guī)啟動電路的β倍增自偏壓基準電壓生成電路的配置示例。啟動電路501包括晶體管511、晶體管512以及晶體管513。晶體管511的第一電極連接至功率輸入部VDD，晶體管511的第二電極和柵極連接至晶體管512的第一電極和晶體管513 的柵極。晶體管512的柵極連接至晶體管513的第二電極，而晶體管512的第二電極連接至接地電壓輸入部GND。在此，連接至晶體管511的柵極的節(jié)點被稱作節(jié)點(a)?；鶞孰妷荷呻娐?02包括晶體管521、晶體管522、晶體管523、晶體管524、以及電阻器525。晶體管521的第一電極連接至功率輸入部VDD，晶體管521的柵極和第二電極連接至晶體管522的柵極和晶體管523的第一電極。晶體管522的第一電極連接至功率輸入部VDD，而晶體管522的第二電極連接至晶體管523的柵極、晶體管524的第一電極和柵極。晶體管523的第二電極連接至電阻器525的第一電極。電阻器525的第二電極和晶體管5M的第二電極連接至接地電壓輸入部GND。在此，連接至晶體管521和晶體管522的柵極的節(jié)點被稱作節(jié)點(b)，而連接至晶體管523和晶體管524的柵極的節(jié)點被稱作節(jié)點 (c)。要注意，節(jié)點(c)對應于輸出部OUT的節(jié)點。啟動電路中的晶體管513的第一電極和第二電極分別連接至節(jié)點(b)和節(jié)點(c)， 以使啟動電路501和基準電壓生成電路502相互電連接。要注意，晶體管511、晶體管521和晶體管522均為ρ溝道晶體管，而晶體管512、 晶體管513、晶體管523和晶體管5Μ均為η溝道晶體管。在該配置中，將負載電容器531 連接為輸出負載。向功率輸入部VDD施加電源電壓Vdd。當不供電時，功率輸入部VDD可處于浮動狀態(tài)或得到接地電壓Vgnd的供應。此外，接地電壓Vgnd輸入至接地電壓輸入部GND。在此，可使用比電源電壓Vdd低的電壓來取代接地電壓V-。例如，可將各電路共用的公共電壓或OV用作接地電壓V-?？蓪⒔拥仉妷狠斎氩縂ND設(shè)置為低電源電壓。要注意，當用于功率輸入部VDD的高電源電壓是基準時，低電源電壓是比高電源電壓低的電壓。在該配置中，向接地電壓輸入部GND施加接地電壓Vgnd。接著，將描述啟動電路501和基準電壓生成電路502的操作。首先，在輸入功率前，即，當未向功率輸入部VDD施加電源電壓Vdd時，電流不流入基準電壓生成電路502中的晶體管521、晶體管522、晶體管523、晶體管524以及晶體管 525。在此，所有晶體管處于截止狀態(tài)且電流不流入晶體管的狀態(tài)是基準電壓生成電路502 的諸亞穩(wěn)態(tài)中的一個狀態(tài)。接著，向功率輸入部VDD施加電源電壓Vdd。但是，因為基準電壓生成電路502穩(wěn)定在亞穩(wěn)態(tài)中，所以即使在向功率輸入部VDD施加電源電壓Vdd時，基準電壓生成電路502也操作以保持該狀態(tài)。換言之，緊接著向功率輸入部VDD施加電源電壓Vdd之后，連接至晶體管 521和晶體管522的柵極的節(jié)點(b)的電壓變?yōu)閂dd，以使在晶體管521和晶體管522各自的柵極和源極之間不產(chǎn)生電壓差，由此維持晶體管的截止狀態(tài)。同樣地，連接至晶體管523 和晶體管5M的柵極的節(jié)點(c)的電壓變?yōu)榻拥仉妷篤gnd，以使晶體管523和晶體管5M處于截止狀態(tài)。同時，在啟動電路501中，在向功率輸入部VDD施加電源電壓Vdd時，連接至晶體管 511的柵極的節(jié)點(a)的電壓從Vdd變?yōu)閂dd與Vthp (在此，Vtiip是各ρ溝道晶體管的閾值電壓)之間的電壓。因此，在晶體管513的連接至節(jié)點(a)的柵極和其第二電極之間產(chǎn)生電壓差，晶體管513導通，且電流從節(jié)點(b)流向節(jié)點(C)。相應地，晶體管513的第一電極的電壓，即，節(jié)點(b)的電壓從電源電壓Vdd降低；同時，晶體管513的第二電極的電壓，S卩，節(jié)點(c)的電壓從接地電壓Vgnd升高。在基準電壓生成電路502中，節(jié)點(b)的電壓從Vdd降低，這允許晶體管521和晶體管522導通；同時，節(jié)點(c)的電壓從接地電壓Vgnd升高，這允許晶體管523和晶體管524 導通。因此，基準電壓生成電路502脫離沒有電流流動的亞穩(wěn)態(tài)而開始運作。另一方面，節(jié)點(c)的電壓升高允許其柵極連接至節(jié)點(c)的晶體管512導通。 相應地，電流流經(jīng)晶體管512，以使節(jié)點(a)的電壓降至接地電壓Vgnd，且因此晶體管513截止。當晶體管513截止時，如上所述地從節(jié)點(b)流向節(jié)點(c)的電流被阻斷，且啟動電路 501與基準電壓生成電路502完全地電隔離。此后，基準電壓生成電路502達到穩(wěn)定平衡的狀態(tài)。換言之，節(jié)點(b)的電壓從Vdd 降低，然后達到高于或等于接地電壓Vgnd且低于或等于電源電壓Vdd的某一電壓，且達到穩(wěn)定；同樣地，節(jié)點(C)的電壓從接地電壓Vgnd升高，然后達到高于或等于接地電壓Vgnd且低于或等于電源電壓Vdd的某一電壓，且達到穩(wěn)定。在此，節(jié)點(c)的電壓對應于基準電壓生成電路502的輸出電壓。以該方式，當輸入功率時，啟動電路起到輸入電壓的作用，其允許基準電壓生成電路脫離亞穩(wěn)態(tài)，并向基準電壓生成電路提示其啟動。[參考文獻][非專利文獻][非專利文獻 1]R. Jacob BakeH2005)，CMOS 電路設(shè)計、布局及仿真(CMOS Circuit Design, Layout, and Simulation)第二版，(IEEE 出片反 土 ), % 625 頁

發(fā)明內(nèi)容
但是，連接有諸如常規(guī)啟動電路的基準電壓生成電路中存在的問題是，在向基準電壓生成電路輸入電源電壓后，其需要長時間來穩(wěn)定輸出電壓。因此，本發(fā)明的一個實施例的目的在于提供一種電路，在該電路中從向基準電壓生成電路輸入電源電壓到基準電壓生成電路達到穩(wěn)定平衡狀態(tài)時的周期被縮短。為了實現(xiàn)以上目的，本發(fā)明的一個實施例聚焦于從啟動電路輸出的初始電壓。從啟動電路輸出的初始電壓(下文中也稱作初始電壓V。)比電源電壓Vdd略低，或比接地電壓Vgnd略高。但是，在基準電壓生成電路中，由于輸入初始電壓Vtl與處于穩(wěn)定平衡狀態(tài)的輸入節(jié)點的電壓(下文中也稱為電壓Vsta)之間的差增大，從啟動電路輸出的初始電壓Vtl所輸入的輸入節(jié)點的電壓達到電壓Vsta所需的時間被延長。因此，為了縮短輸入功率至基準電壓生成電路達到穩(wěn)定平衡狀態(tài)時的周期，從啟動電路輸入到基準電壓生成電路的初始電壓Vtl可被設(shè)置成接近處于穩(wěn)定平衡狀態(tài)中的基準電壓生成電路的內(nèi)部電壓Vsta的電壓。此外，啟動電路可配置成即使在不供電時也保持該電壓，并在啟動時輸出該電壓。S卩，本發(fā)明的一個實施例是一種半導體器件，該半導體器件包括晶體管，該晶體管的第一電極電連接至電容器而第二電極電連接至基準電壓生成電路；以及控制電路，該控制電路電連接至晶體管的柵極。該控制電路在基準電壓生成電路停止操作前使晶體管截止，以使輸入至晶體管的第二電極的電壓保持在晶體管的第一電極與電容器之間的節(jié)點中，且在基準電壓生成電路啟動時導通該晶體管，以使保持在節(jié)點中的電壓被輸出至晶體管的第二電極。包含在啟動電路中的晶體管的源極和漏極中的一個連接至電容器的一個電極，源極和漏極中的另一個電連接至基準電壓生成電路的輸入部的節(jié)點(下文中也稱作輸入節(jié)點)，且由連接至晶體管柵極的控制電路來控制晶體管。晶體管與電容器之間的存儲節(jié)點可保持接近處于穩(wěn)定平衡狀態(tài)的基準電壓生成電路的內(nèi)部電壓的電壓，具體地，保持接近處于穩(wěn)定平衡狀態(tài)的輸入節(jié)點的電壓Vsta的電壓。當基準電壓生成電路運作并處于穩(wěn)定平衡狀態(tài)時，控制電路導通晶體管，且就在基準電壓生成電路停止運作前使晶體管截止，由此可將接近Vsta的電壓保持在存儲節(jié)點中。在再次輸入功率以啟動基準電壓生成電路，同時接近電壓Vsta的電壓被保持在存儲節(jié)點中的情況下，當控制電路導通晶體管時，由保持在存儲節(jié)點中的電壓將基準電壓生成電路的輸入節(jié)點的電壓即時升高至接近Vsta的電壓；因此，基準電壓生成電路可在極短時間內(nèi)達到穩(wěn)定平衡狀態(tài)。這種配置和方法可極大地縮短從輸入功率到基準電壓生成電路達到穩(wěn)定平衡狀態(tài)時的周期。本發(fā)明的一個實施例是一種半導體器件，其中包含在晶體管的溝道中的半導體材料包括氧化物半導體材料。本發(fā)明的一個實施例是一種半導體器件，其中每微米溝道寬度的電流密度是 IOOyA/μ m，或者當晶體管處于截止狀態(tài)時，電流密度更低?？墒褂冒趸锇雽w的半導體材料來形成連接至存儲節(jié)點的晶體管的溝道。 在使用包含氧化物半導體的半導體層的晶體管中，處于截止狀態(tài)的漏電流可極低，且電壓可長時間保持在存儲節(jié)點中；相應地，可提供基準電壓生成電路的啟動電路，該啟動電路在即使長時間不供電時也可運作。本發(fā)明的一個實施例是一種半導體器件，其中基準電壓生成電路的電源是受控的。輸入至基準電壓生成電路的電源電壓由啟動電路中的控制電路來控制。在這種配置中，即使在輸入功率時，控制電路也可停止向基準電壓生成電路供電，且因此在不需要時，基準電壓生成電路可被停用；相應地，不必要的功耗可被抑制，且可實現(xiàn)用低功率來驅(qū)動的基準電壓生成電路。本發(fā)明的一個實施例是一種半導體器件，其中電容器的電容比連接至基準電壓生成電路的負載電容器的電容高。根據(jù)本發(fā)明的一個實施例，可從啟動電路輸出的初始電壓Vtl的最大電壓Vtlmax按照連接至存儲節(jié)點的電容器的電容與負載電容之間的關(guān)系來確定，負載電容是基準電壓生成電路的電容和連接至基準電壓生成電路的輸出部的電容器的電容之和。例如，在連接至存儲節(jié)點的電容器的電容由Cf表示、負載電容由Q表示、保持在存儲節(jié)點中的電壓等于Vsta 且輸入節(jié)點的初始電壓等于接地電壓Vgnd的情況下，初始電壓的最大值Vtlmax是VstaX (Cf/ (Cf+Cj)。因此，隨著Cf與Q的比率增大，輸出至基準電壓生成電路的輸入節(jié)點的初始電壓 Vtl可變得更接近Vsta，且基準電壓生成電路的啟動時間可變得更短。在此，至少Cf大于。由此可向輸入節(jié)點輸入比Vsta的一半高的電壓，且基準電壓生成電路的啟動時間可充分縮短。 當輸入節(jié)點的初始電壓等于Vdd且比Vdd低的電壓被輸出至輸入節(jié)點作為初始電壓Vtl時，可獲得相似效果。根據(jù)本發(fā)明的一個實施例，可提供一種電路，在該電路中從向基準電壓生成電路輸入電源電壓到基準電壓生成電路達到穩(wěn)定平衡狀態(tài)時的周期被縮短。附圖簡述在附圖中

圖1示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的配置；圖2示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的時序圖；圖3示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的配置；圖4示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的時序圖；圖5示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的配置；圖6示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的配置；圖7示出根據(jù)本發(fā)明的一個實施例的基準電壓生成電路等的啟動電路的配置；圖8示出基準電壓生成電路等的常規(guī)啟動電路的配置；圖9A至9E示出根據(jù)本發(fā)明的一個實施例的晶體管的結(jié)構(gòu)和制造方法；圖IOA至IOD示出根據(jù)本發(fā)明實施例的晶體管結(jié)構(gòu)；圖IlA和IlB是在本發(fā)明的示例1中使用的電路圖；圖12示出本發(fā)明的示例1中的流逝時間與輸出電位之間的關(guān)系；圖13是特性評估用電路的示圖；圖14是特性評估用電路的時序圖；圖15表示特性評估用電路中的流逝時間與輸出信號電位之間的關(guān)系；
圖16示出根據(jù)特性評估用電路中的測量值計算的流逝時間與漏電流之間的關(guān)系；以及圖17示出特性評估用電路中的節(jié)點A的電位與漏電流之間的關(guān)系。
具體實施例方式將參考附圖來描述諸實施例。要注意，本發(fā)明不限于以下描述，且本領(lǐng)域技術(shù)人員將容易理解，可按各種方式改變實施方式與細節(jié)而不背離本發(fā)明的精神與范圍。因此，本發(fā)明不應被解釋為限于以下諸實施例的描述。要注意，在以下進行描述的本發(fā)明的結(jié)構(gòu)中，在不同附圖中，由相同附圖標記指示相同部分或具有類似功能的部分，且不再重復其描述。要注意，在本說明書中的各附圖中，在一些情況下，出于清楚目的，尺寸、層厚、或各部件的區(qū)域被放大。因此，本發(fā)明的實施例不限于這種縮放比例。晶體管是一種半導體元件，且可實現(xiàn)電流或電壓的放大、用于控制導電或不導電的開關(guān)操作等。本說明書中的晶體管包括絕緣柵場效應晶體管(IGFET)和薄膜晶體管 (TFT)。要注意，在本說明書中使用的電路圖或框圖中，可特別地在晶體管旁寫有“0S”，以便澄清氧化物半導體用于晶體管的半導體層。例如，當使用相反極性的晶體管或在電路操作中改變電流流向時，“源極”與“漏極”的功能有時可彼此互換。因此，在本說明書中術(shù)語“源極”與“漏極”可分別用于表示漏極和源極。在本說明書中，在一些情形下，晶體管的源極與漏極中的一個被稱作“第一電極”， 而源極與漏極中的另一個被稱作“第二電極”。要注意，柵極被稱作“柵極”或“柵電極”。要注意，在本說明書中，術(shù)語“電連接，，包括部件通過具有任何電功能的對象連接的情形。只要可在通過該對象連接的部件之間傳輸和接收電信號，對于具有電功能的對象就沒有具體限制?！熬哂腥魏坞姽δ艿膶ο蟆钡氖纠侵T如晶體管的開關(guān)元件、電阻器、電感器、電容器、以及具有各種功能以及電極和布線的元件。要注意，本說明書中的節(jié)點等意味著實現(xiàn)包含在電路中的元件之間的電連接的元件(布線)。因此，“連接至A的節(jié)點，，是電連接至A的布線，且可被視作與A具有相同電位。要注意，即使當實現(xiàn)電連接的一個或多個元件(例如，開關(guān)、晶體管、電容器、電感器、電阻器、或二極管)被插入布線時，連接至(諸)元件的與A相對側(cè)上的端子的布線上的一部分被視作“連接至A的節(jié)點”，只要該部分與A具有相同電位。(實施例1)在本實施例中，將參考圖1和圖2來描述基準電壓生成電路的啟動電路的配置和操作，其包括相組合的晶體管和電容器，該晶體管在半導體層中包含氧化物半導體。電路配置示例圖1是示出本實施例的啟動電路、連接至啟動電路的基準電壓生成電路、以及連接至基準電壓生成電路的輸出部的負載電路之間的連接的框圖。基準電壓生成電路102具有連接至功率輸入部VDD和啟動電路101的兩個輸入部、以及連接至負載電路103的輸出部?；鶞孰妷篤Mf出現(xiàn)在基準電壓生產(chǎn)電路的輸出部處。作為基準電壓生成電路102，可使用用于生成基準電壓的各種電路；例如，利用晶體管閾值電壓的基于閾值電壓的基準電壓生成電路、從基于閾值電壓的基準電壓生成電路發(fā)展而來的β倍增自偏壓基準電壓生成電路、基于帶隙的基準電壓生成電路等。負載電路103連接至基準電壓生成電路102的輸出部，且通過利用從基準電壓生成電路102輸出的基準電壓來操作。只要使用利用基準電壓的電路，對于負載電路沒有特殊限制。負載電路103的示例包括放大器電路、電源電路、運算電路等。啟動電路101包括控制電路115、晶體管111、以及電容器113。晶體管111的柵極連接至控制電路115、晶體管111的第一電極連接至電容器113 的第一電極、晶體管111的第二電極連接至基準電壓生成電路102的輸入部。電容器113 的第二電極連接至接地電壓輸入部GND?？刂齐娐?15可通過向晶體管111的柵極傳輸控制信號來控制晶體管111的導通/截止狀態(tài)。在晶體管111導通的情況下，例如，電源電壓Vdd可輸入至晶體管111的柵極。在晶體管111截止的情況下，例如，接地電壓Vgnd可輸入至晶體管111的柵極?？刂齐娐?15的輸出電壓不限于以上的電壓，且可輸出允許完全地使晶體管111導通或截止的任何電壓。在本實施例中，對于控制電路的輸出而言，輸出Vdd以使晶體管111導通，而輸出接地電壓Vgnd以使晶體管111截止。晶體管111的第一電極和電容器113的第一電極彼此連接的節(jié)點被稱作存儲節(jié)點 (fn)，且晶體管111的第二電極和基準電壓生成電路102的輸入部彼此連接的節(jié)點被稱作輸入節(jié)點(in)?？刂齐娐?15和晶體管111的柵極彼此連接的節(jié)點被稱作控制節(jié)點(cn)。 在此，當向晶體管111的柵極輸入充分高的電壓，且確保晶體管的線性操作時，存儲節(jié)點 (fn)和輸入節(jié)點(in)的電壓可相同。此后，當晶體管111完全地截止時，存儲節(jié)點(fn)保持與晶體管111截止前的電壓相同的電壓。晶體管111可以是η溝道晶體管，在形成溝道的半導體層中包含氧化物半導體。通過以下實施例中描述的適當工藝使用適當材料制造的、在半導體層中包含氧化物半導體的晶體管可在截止狀態(tài)下具有極低漏電流。通過將這種晶體管用作晶體管111，可減小歸因于晶體管漏電流的電壓降的影響，且可長時間保持存儲節(jié)點(fn)的電壓。在包含氧化物半導體的晶體管中，源-漏電壓為3. OV且在操作溫度(例如， 25°C)下，截止狀態(tài)中的源極與漏極之間的每微米溝道寬度的漏電流密度(截止狀態(tài)電流密度)可為 IOzA/μ HidXlO-20A/μ m)或更低、IzA/μ m(l X 1(Γ21Α/μ m)或更低、或者 IOOyA/ μ m(lX10_22A/μ m)或更低。電路操作示例接著，將參考圖2的時序圖來描述圖1中的啟動電路101和基準電壓生成電路102 的操作。圖2是示出圖1所示電路中的功率輸入部VDD、控制節(jié)點(cn)、存儲節(jié)點(fn)以及輸入節(jié)點(in)的電壓的時序圖。在圖2中，垂直軸表示電壓，而水平軸表示時間。在本實施例中，將描述以下情形中的操作在圖2所示的時刻T(I)前，基準電壓生成電路102在穩(wěn)定平衡狀態(tài)中操作，在時刻TO)停止供電，然后在時刻TC3)再次輸入功率。在圖2的時刻T(I)前的狀態(tài)中，即，當基準電壓生成電路102在穩(wěn)定平衡狀態(tài)中操作時，功率輸入部VDD的電壓和控制節(jié)點(cn)的從控制電路115供應的電壓都為電源電壓Vdd。由于基準電壓生成電路102在穩(wěn)定平衡狀態(tài)中操作，輸入節(jié)點(in)的電壓維持在Vsta，Vsta是穩(wěn)定平衡狀態(tài)中的電壓。此外，因為控制節(jié)點(cn)的電壓是Vdd，晶體管111導通從而導電，以使存儲節(jié)點(fn)具有與輸入節(jié)點(in)相同的電壓，即存儲節(jié)點(fn)的電壓為Vsta。在此，Vdd與Vsta之差顯著比晶體管111的閾值電壓高。換言之，晶體管111在線性區(qū)中操作，且晶體管111的閾值電壓的影響是可忽略的。首先，在停止供電的時刻T(2)之前的時刻T(I)，控制節(jié)點(cn)的電壓被設(shè)置為接地電壓V-。相應地，晶體管111截止。在此，存儲節(jié)點(fn)仍保持Vsta。要注意，如圖2 所示，由于晶體管111的柵極電容的影響，存儲節(jié)點(fn)中保持的電壓可低于Vsta。接著，在時刻W2)，停止供電。此時，功率輸入部VDD的電壓從電源電壓Vdd下降到接地電壓Vgnd。當停止從功率輸入部VDD供電時，基準電壓生成電路102停止操作，且電路的內(nèi)部電壓下降。相應地，輸入接地(in)的電壓降至接地電壓Vgnd。另一方面，對于存儲節(jié)點(fn)而言，存儲節(jié)點(fn)的電壓不下降，且保持幾乎不變，這是因為晶體管111處于截止狀態(tài)，且處于截止狀態(tài)的晶體管111的漏電流極低。在此，從時刻T(2)到時刻Τ(3)的周期對應于不供電期間的周期。在該周期期間， 啟動電路101和基準電壓生成電路102的電源被停用。但是，存儲節(jié)點(fn)中保持的電壓長時間維持在幾乎恒定的電平而不下降。此后，在時刻T (3)，再次輸入功率，且功率輸入部VDD的電壓升高至Vdd。當電源電壓升高至控制電路115可運作的電壓時，控制電路115向晶體管111的柵極輸出Vdd作為輸出電壓，以使晶體管111導通。當晶體管111導通時，電流從處于較高電壓的存儲節(jié)點(fn) 流向輸入節(jié)點(in)，且輸入節(jié)點(in)的電壓在極短時間內(nèi)即時升高至接近Vsta的電壓。在此，因為輸入至輸入節(jié)點(in)的初始電壓與處于輸入狀態(tài)中的輸入節(jié)點(in) 的電壓Vsta之差變得更小，啟動時間變得更短，啟動時間是向基準電壓生成電路102輸入功率至基準電壓生成電路102達到穩(wěn)定平衡狀態(tài)時的周期。因此，通過使用如上所述的存儲節(jié)點(fn)中保持的電壓來將輸入節(jié)點(in)的電壓即時升高至Vsta，基準電壓生成電路102 的啟動時間可變得極短。要注意，緊跟著晶體管111在時刻T(3)導通后的輸入節(jié)點(in)的電壓按照電容器113的電容和負載電容之間的關(guān)系來確定，負載電容是基準電壓生成電路102的電容和連接至基準電壓生成電路的輸出部的負載電路的電容之和。如圖2所示，在相對于電容器 113的電容而言負載電容不可忽略的情況下，輸入節(jié)點in的電壓和存儲節(jié)點fn的電壓比在晶體管111導通以獲得存儲節(jié)點fn和輸入節(jié)點in之間的導電的時刻在存儲節(jié)點fn中保持的電壓低。例如，在電容器13的電容比負載電容顯著高的情況下，輸入節(jié)點(in)的電壓在T(3)時刻升高至與保持在存儲節(jié)點(fn)中的電壓基本相等的電壓。當電容器113的電容至少比負載電容高時，輸入節(jié)點(in)可具有接近Vsta的一半的電壓；因此，基準電壓生成電路102的啟動時間可充分地短。要注意，本發(fā)明的一個實施例不限于在本實施例中描述的電路配置。例如，可向本實施例中描述的電路添加開關(guān)、電阻器、電容器、晶體管、邏輯電路等。在本實施例中啟動電路和基準電壓生成電路直接相互連接；但是本發(fā)明的一個實施例不限于此。只要基準電壓生成電路的輸入節(jié)點和啟動電路中的存儲節(jié)點之間的電連接是可行的，就可在啟動電路和基準電壓生成電路之間連接附加電路或元件。例如，可在它們之間連接晶體管、模擬開關(guān)、反饋運算放大器、雙向緩沖電路等。
本實施例中描述的基準電壓生成電路的啟動電路包括電容器與在截止狀態(tài)中具有極低漏電流的晶體管，由此即使在不供電時，也可在存儲節(jié)點中保持基準電壓生成電路的處于穩(wěn)定平衡狀態(tài)的輸入節(jié)點電壓，且當再次輸入功率時，可向輸入節(jié)點即時輸出接近穩(wěn)定平衡狀態(tài)中的電壓的電壓。因此，基準電壓生成電路的啟動時間可極短?？赏ㄟ^適當?shù)亟Y(jié)合本說明書中描述的其它實施例的任一個來實現(xiàn)本實施例。(實施例2)在本實施例中，將參考圖3和圖4來描述具有不同于實施例1所描述配置的基準電壓生成電路的啟動電路的配置及操作。電路配置示例圖3是示出負載電路和與本實施例的啟動電路連接的基準電壓生成電路之間的連接的框圖，本實施例的啟動電路的配置與實施例1中描述的配置不同。在實施例1中描述的基準電壓生成電路102中，其輸入部連接至功率輸入部VDD。 另一方面，基準電壓生成電路202通過啟動電路201中的控制電路215連接至功率輸入部 VDD0要注意，作為可用作基準電壓生成電路202的電路，可適當?shù)厥褂迷趯嵤├?中給出的基準電壓生成電路的任一個。作為負載電路203，與實施例1 一樣，可適當?shù)厥褂美脧幕鶞孰妷荷呻娐?02 輸出的基準電壓Vref來驅(qū)動的電路。除了啟動電路201包括不同于實施例1中描述的控制電路115的控制電路215之夕卜，啟動電路201與啟動電路101的配置是相同的?？刂齐娐?15連接至功率輸入部VDD并控制晶體管211和基準電壓生成電路202 兩者。作為晶體管211的控制信號，可使用與實施例1中描述的控制電路115的控制信號相似的控制信號。另外，控制電路215可通過輸出對應于基準電壓生成電路202的電源電壓的控制信號來控制基準電壓生成電路202的操作/非操作狀態(tài)。例如，為了在向功率輸入部VDD輸入電源電壓Vdd時可阻止基準電壓生成電路202工作，向基準電壓生成電路202 輸入接地電壓Vgnd作為控制信號；為了使基準電壓生成電路202操作，輸出電源電壓Vdd。在此，連接在控制電路215和晶體管211之間的節(jié)點被稱作控制節(jié)點(cnl)、且連接在控制電路215和基準電壓生成電路202之間的節(jié)點被稱作控制節(jié)點(cn2)。在啟動電路201具有的配置中，即使在輸入功率后，也可在不需要時停止向基準電壓生成電路202供電。換言之，啟動電路201可控制向基準電壓生成電路202輸入的功率。在具有這種配置的啟動電路201中，基準電壓生成電路202可在低功率下操作。電路操作示例接著，將參考圖4的時序圖來描述啟動電路201和基準電壓生成電路202的操作。圖4是示出圖3所示電路中的功率輸入部VDD、兩個控制節(jié)點(控制節(jié)點(cnl)和控制節(jié)點(cn2))、存儲節(jié)點(fn)以及輸入節(jié)點(in)的電壓的時序圖。在圖4中，垂直軸表示電壓，而水平軸表示時間。在本實施例中，將描述以下情形中的操作在圖4所示的時刻 T(I)前，基準電壓生成電路202在穩(wěn)定平衡狀態(tài)中操作，在圖4所示時刻TO)停止供電，然后在時刻TC3)再次輸入功率。在圖4的時刻T(I)前的狀態(tài)中，即，當基準電壓生成電路202在穩(wěn)定平衡狀態(tài)中操作時，功率輸入部VDD的電壓與兩個控制節(jié)點(cnl)和(cn2)的電壓都為電源電壓Vdd。由于基準電壓生成電路202在穩(wěn)定平衡狀態(tài)中操作，因此輸入節(jié)點(in)的電壓穩(wěn)定在Vsta。 存儲節(jié)點(fn)的電壓也是Vsta，因為晶體管211處于導通狀態(tài)。在此，Vdd和Vsta之差顯著大于晶體管211的閾值電壓，與實施例1 一樣，確保了晶體管211在線性區(qū)中工作，且晶體管211的閾值電壓的影響是可忽略的。在與實施例1中描述的方式相似的方式中，為了在停止供電的時刻T(2)之前的時刻T(I)使晶體管211截止，控制節(jié)點(cnl)的電壓設(shè)置為接地電壓Vgnd。相應地，在存儲節(jié)點(fn)中保持接近Vsta的電壓。此后，在時刻W2)，停止供電；同時，控制電路215至基準電壓生成電路202的輸出電壓降低，以使控制節(jié)點(cn2)的電壓從電源電壓Vdd降至接地電壓Vgndtl與此同時，晶體管211仍處在漏電流極低的截止狀態(tài)，且因此，存儲節(jié)點(fn)的電壓長時間地保持而不降低。在此，從時刻T(2)到時刻Τ(3)的周期是不供電的期間。接著，在時刻Τ(3)，再次供電。功率輸入部VDD的電壓升高至電源電壓Vdd。此時， 不從控制電路215向基準電壓生成電路202供應電壓，且控制節(jié)點(CM)的電壓仍為接地電壓Vgndt5此外，也不從控制電路215向晶體管211供應電壓，因此，晶體管211仍處于截止狀態(tài)，且維持了在存儲節(jié)點(fn)中保持的電壓。相應地，在從時刻T(3)至時刻Τ(4)的周期中，即使在輸入功率后也可阻止基準電壓生成電路202工作，且因此可抑制不必要的功耗。在時刻W4)，為了啟動基準電壓生成電路202，控制電路215向晶體管211和基準電壓生成電路202輸出電源電壓Vdd。因為已輸入了功率，控制節(jié)點(cnl)的電壓和控制節(jié)點(cn2)的電壓即時升高至電源電壓Vdd。當控制節(jié)點(cnl)的電壓變?yōu)閂dd時，晶體管211 導通，以使輸入節(jié)點(in)的電壓通過保持在存儲節(jié)點(fn)中的電壓即時升高，且然后在極短時間內(nèi)升高至^吣因此，基準電壓生成電路202可進入穩(wěn)定平衡狀態(tài)。要注意，本發(fā)明的一個實施例不限于在本實施例中描述的電路配置。例如，可向本實施例中描述的電路添加開關(guān)、電阻器、電容器、晶體管、邏輯電路等。在本實施例中啟動電路和基準電壓生成電路直接相互連接；但是本發(fā)明的一個實施例不限于此。只要基準電壓生成電路的輸入節(jié)點和啟動電路中的存儲節(jié)點之間的電連接是可行的，就可在啟動電路和基準電壓生成電路之間連接附加電路或元件。例如，可在它們之間連接晶體管、模擬開關(guān)、反饋運算放大器、雙向緩沖電路等。本實施例中描述的基準電壓生成電路的啟動電路包括電容器213與在截止狀態(tài)中具有極低漏電流的晶體管211，由此即使在不供電時，基準電壓生成電路的處于穩(wěn)定平衡狀態(tài)的輸入節(jié)點的電壓也可保持在存儲節(jié)點中，且當基準電壓生成電路被啟動時，可向輸入節(jié)點即時輸出接近穩(wěn)定平衡狀態(tài)中的電壓的電壓。因此，基準電壓生成電路的啟動時間可極短。此外，向基準電壓生成電路供電可通過啟動電路中的控制電路來控制，且在不需要時可停用基準電壓生成電路；相應地，可抑制不必要的功耗，且可實現(xiàn)用低功率驅(qū)動的基準電壓生成電路?？赏ㄟ^適當?shù)亟Y(jié)合本說明書中描述的其它實施例的任一個來實現(xiàn)本實施例。(實施例3)在本實施例中，將參考圖5來描述將β倍增自偏壓基準電壓生成電路用作基準電壓生成電路的配置示例。配置示例
圖5是與本實施例的啟動電路連接的基準電壓生成電路的電路圖?；鶞孰妷荷呻娐?02是與圖8所示基準電壓生成電路502相似的電路?；鶞孰妷荷呻娐?02包括晶體管321、晶體管322、晶體管323、晶體管324、以及電阻器325。盡管此處使用的附圖標記與圖8中的不同，但晶體管和電阻器之間的連接與基準電壓生成電路502中的相似。在此，連接至晶體管321的柵極和晶體管322的柵極的節(jié)點被稱作輸入節(jié)點(inl)，而連接至晶體管323的柵極和晶體管324的柵極的節(jié)點被稱作輸入節(jié)點(in2)。 要注意，輸入節(jié)點(in2)對應于連接至輸出端子OUT的節(jié)點。啟動電路301包括控制電路315、兩個晶體管(晶體管311a和晶體管311b)、以及兩個電容器(電容器313a和電容器31 )。作為各晶體管311a和晶體管311b，可使用在形成溝道的半導體層中包含氧化物半導體的η溝道晶體管，與以上實施例中描述的用作啟動電路的晶體管的情形一樣。通過使用這種晶體管，截止狀態(tài)中的漏電流可變得極低，可減小歸因于晶體管漏電流的電壓降低的影響，且可長時間保持連接至晶體管的存儲節(jié)點的電壓。晶體管311a的柵極和晶體管311b的柵極連接至控制電路315，且它們的導通/截止狀態(tài)由控制電路315來控制。電容器313a的第一電極連接至晶體管311a的第一電極， 而電容器31 的第一電極連接至晶體管311b的第一電極。電容器313a的第二電極和電容器31 的第二電極連接至接地電壓輸入部GND。在此，晶體管311a和電容器313a之間的節(jié)點被稱作存儲節(jié)點(fnl)，而晶體管311b和電容器31 之間的節(jié)點被稱作存儲節(jié)點 (fn2)。通過使晶體管截止，可在存儲節(jié)點中保持不同電壓。晶體管311a的第二電極連接至輸入電極(inl)，晶體管311b的第二電極連接至輸入電極(in2)，由此啟動電路301和基準電壓生成電路302彼此電連接。在該配置中，負載電容器331連接至基準電壓生成電路302的輸出部作為輸出負載；但是，使用基準電壓來工作的任何電路可被連接至基準電壓生成電路302的輸出部。電路操作示例當基準電壓生成電路302在穩(wěn)定平衡狀態(tài)中操作時，輸入節(jié)點(inl)的電壓和輸入節(jié)點(in2)的電壓分別為電壓Vstal和電壓Vsta2，電壓Vstal和電壓Vsta2是穩(wěn)定平衡狀態(tài)中的節(jié)點電壓。此時，控制電路315例如向晶體管311a和晶體管311b的柵極輸出電源電壓 Vdd以使它們導通。當停止供電的情況下，控制電路315例如向晶體管311a和晶體管311b輸出接地電壓Vgnd以在停止供電前使它們截止。此時，在存儲節(jié)點(fnl)中保持與穩(wěn)定平衡狀態(tài)中輸入節(jié)點(inl)的電壓Vstal接近的電壓；類似地，在存儲節(jié)點(fn2)中保持與穩(wěn)定平衡狀態(tài)中輸入節(jié)點(in2)的電壓Vsta2接近的電壓。當停止供電時，基準電壓生成電路302被停用，且該電路中的晶體管全部截止，因此沒有電流流動。啟動電路中的晶體管311a和晶體管311b仍處于截止狀態(tài)；因此，存儲節(jié)點(fnl)的電壓和存儲節(jié)點(fn2)的電壓得以保持而不降低。再次輸入功率時，控制電路315例如向晶體管311a和晶體管311b的柵極輸出電源電壓Vdd以使它們導通。當晶體管311a導通時，電流在輸入節(jié)點(inl)和存儲節(jié)點(fnl) 之間流動，以使輸入節(jié)點(inl)的電壓即時變化成與穩(wěn)定平衡狀態(tài)中輸入節(jié)點(inl)的電 SVstal接近的電壓。同樣地，當晶體管311b導通時，輸入節(jié)點(in2)的電壓由保持在存儲節(jié)點(fn2)中的電壓即時改變至接近Vsta2W電壓。因此，在包括兩個存儲節(jié)點的啟動電路301中，當輸入功率時，基準電壓生成電路 302中的兩個節(jié)點的電壓可同時即時變化至與穩(wěn)定平衡狀態(tài)中的電壓電平接近的電平。相應地，與啟動電路連接至任一輸入節(jié)點的情形相比，可有效地縮短基準電壓生成電路302 的啟動時間。變體將參考圖6來描述以上啟動電路301的變體。除了用控制電路365來替代控制電路315并添加了晶體管367之外，圖6所示啟動電路351具有與啟動電路301相同的配置。晶體管367的柵極連接至控制電路365，晶體管367的第一電極連接至功率輸入部 VDD，且晶體管367的第二電極連接至基準電壓生成電路302中的晶體管321的第一電極和晶體管322的第一電極。通過將ρ溝道晶體管用作晶體管367，可向基準電壓生成電路302 輸入電源電壓Vdd而沒有歸因于晶體管的電壓降的影響。與控制電路315的情形一樣，控制電路365連接至晶體管311a和晶體管311b的柵極，并控制這些晶體管的導通/截止狀態(tài)。此外，控制電路365具有通過向晶體管367的柵極傳輸控制信號來控制晶體管367的導通/截止狀態(tài)的功能。在這種配置中，可控制向基準電壓生成電路302供電，且可控制基準電壓生成電路302的工作/非工作狀態(tài)。例如，當向處于供電狀態(tài)的晶體管367的柵極輸出諸如接地電壓Vgnd的允許晶體管367導通的電壓時，電源電壓Vdd可被輸入至基準電壓生成電路302。 當向處于供電狀態(tài)的晶體管367的柵極輸出諸如電源電壓Vdd的允許晶體管367截止的電壓時，電源電壓不被輸入至基準電壓生成電路302，且因此可阻止基準電壓生成電路302工作。相應地，向基準電壓生成電路302供電可由啟動電路中的控制電路來控制，且在不需要時可停用基準電壓生成電路；相應地，可抑制不必要的功耗，且可實現(xiàn)用低功率驅(qū)動的基準電壓生成電路。要注意，在本實施例中描述了啟動電路包括兩個存儲節(jié)點的配置；取決于連接至啟動電路的基準電壓生成電路的配置，該啟動電路可包括任何數(shù)目(至少一個)的存儲節(jié)點。例如，在啟動電路包括三個存儲節(jié)點的情形下，可采用設(shè)置有柵極彼此連接的三個晶體管和連接至晶體管的電容器的配置。或者，啟動電路可包括一個存儲節(jié)點，該存儲節(jié)點僅連接至基準電壓生成電路中的一個節(jié)點。在這種配置中，可減小啟動電路所占面積。要注意，本發(fā)明的一個實施例不限于在本實施例中描述的電路配置。例如，可向本實施例中描述的電路添加開關(guān)、電阻器、電容器、晶體管、邏輯電路等。在本實施例中啟動電路和基準電壓生成電路直接相互連接；但是本發(fā)明的一個實施例不限于此。只要基準電壓生成電路的輸入節(jié)點和啟動電路中的存儲節(jié)點之間的電連接是可行的，就可在啟動電路和基準電壓生成電路之間連接附加電路或元件。例如，可在它們之間連接晶體管、模擬開關(guān)、反饋運算放大器、雙向緩沖電路等。本實施例中描述的基準電壓生成電路的啟動電路包括電容器與在截止狀態(tài)中具有極低漏電流的晶體管，由此即使在不供電時，基準電壓生成電路的處于穩(wěn)定平衡狀態(tài)的輸入節(jié)點的電壓也可保持在存儲節(jié)點中，且再次輸入功率時，可向輸入節(jié)點即時輸出與穩(wěn)定平衡狀態(tài)中的電壓接近的電壓。因此，基準電壓生成電路的啟動時間可極短?？赏ㄟ^適當?shù)亟Y(jié)合本說明書中描述的其它實施例的任一個來實現(xiàn)本實施例。(實施例4)在本實施例中，將參考圖7來描述將基于帶隙的基準電壓生成電路用作基準電壓生成電路的配置示例。圖7是示出與根據(jù)本發(fā)明的一個實施例的啟動電路連接的基于帶隙的基準電壓生成電路的配置的電路圖。啟動電路401包括控制電路415、晶體管411、電容器413，且電壓可保持在晶體管 411和電容器413之間的存儲節(jié)點(fn)中。由連接至晶體管411的柵極的控制電路415來控制晶體管411。作為晶體管411，與以上實施例一樣，可使用在形成有溝道的半導體層中包含氧化物半導體的η溝道晶體管。通過使用這種晶體管，截止狀態(tài)中的漏電流可變得極低，可減小歸因于晶體管411的漏電流的電壓降的影響，且可長時間保持連接至晶體管411的存儲節(jié)點(fn)的電壓。基準電壓生成電路402是基于帶隙的基準電壓生成電路中的一種，且包括三個電阻器(電阻器421、電阻器422、及電阻器423)、兩個二極管(二極管似4和二極管425)、 以及運算放大器426。電阻器421的第一電極連接至電阻器422的第一電極和運算放大器 426的輸出端子，而電阻器421的第二電極連接至運算放大器426的正輸入端子和二極管 4 的第一電極。電阻器422的第二電極連接至運算放大器4 的負輸入端子和電阻器423 的第一電極。電阻器423的第二電極連接至二極管425的第一電極。二極管424的第二電極和二極管425的第二電極連接至接地電壓輸入部GND。運算放大器426的兩個電源端子中的一個連接至功率輸入部VDD，而另一個連接至接地電壓輸入部GND。要注意，連接至電阻器421和電阻器422的第一電極以及運算放大器4 的輸出端子的節(jié)點被稱作輸入節(jié)點 (in)。當輸入功率時，基準電壓生成電路402工作，以使連接至運算放大器似6的正輸入端子的節(jié)點電壓與連接至運算放大器426的負輸入端子的節(jié)點電壓之差變?yōu)榱恪Ｒ虼?，穩(wěn)定平衡狀態(tài)中的基準電壓生成電路402的輸出電壓根據(jù)輸入至運算放大器似6的兩個電源端子的電壓之差、三個電阻器的電阻之間的關(guān)系、以及兩個二極管的電流-電壓特性來確定。啟動電路401中的晶體管411的第一電極連接至基準電壓生成電路402的輸入節(jié)點(in)，由此啟動電路401和基準電壓生成電路402相互電連接。在該配置中，負載電容器 431連接至基準電壓生成電路402的輸出部作為輸出負載；但是，可使用基準電壓生成電路 402的輸出電壓來工作的任何電路可被連接至基準電壓生成電路402的輸出部。在啟動電路401中，與上述實施例一樣，通過用控制電路415控制晶體管411，即使在不供電時，也可在存儲節(jié)點(fn)中保持與基準電壓生成電路402在穩(wěn)定平衡狀態(tài)下操作的情形下的輸入節(jié)點(in)的電壓接近的電壓。此外，通過在再次輸入功率時使晶體管411 導通，基準電壓生成電路402中的輸入節(jié)點(in)的電壓可即時變化至與穩(wěn)定平衡狀態(tài)中的電壓接近的電壓。因此，基準電壓生成電路402的啟動時間可變得極短。要注意，在本實施例中啟動電路401中的控制電路僅控制晶體管411 ；但是，作為變體，控制電路可控制向基準電壓生成電路402供應電源電壓，如實施例3所示。例如，可將 P溝道晶體管串聯(lián)連接至運算放大器似6的連接至輸入部VDD的節(jié)點，且該晶體管可由啟動電路中的控制電路來控制。使用這種配置，向基準電壓生成電路供電可由啟動電路中的控制電路來控制，且在不需要時可停用基準電壓生成電路；相應地，可抑制不必要的功耗，且可實現(xiàn)用低功率驅(qū)動的基準電壓生成電路。要注意，在本實施例中描述了啟動電路包括一個存儲節(jié)點的配置；取決于連接至啟動電路的基準電壓生成電路的配置，該啟動電路可包括任何數(shù)目(至少一個)的存儲節(jié)點。例如，在啟動電路包括三個存儲節(jié)點的情形下，可采用提供柵極彼此連接的三個晶體管和連接至晶體管的電容器的配置。要注意，本發(fā)明的一個實施例不限于在本實施例中描述的電路配置。例如，可向本實施例中描述的電路添加開關(guān)、電阻器、電容器、晶體管、邏輯電路等。在本實施例中啟動電路和基準電壓生成電路直接相互連接；但是本發(fā)明的一個實施例不限于此。只要基準電壓生成電路的輸入節(jié)點和啟動電路中的存儲節(jié)點之間的電連接是可行的，就可在啟動電路和基準電壓生成電路之間連接附加電路或元件。例如，可在它們之間連接晶體管、模擬開關(guān)、反饋操作放大器、雙向緩沖電路等。本實施例中描述的基準電壓生成電路的啟動電路包括電容器與在截止狀態(tài)中具有極低漏電流的晶體管，由此即使在不供電時，基準電壓生成電路的處于穩(wěn)定平衡狀態(tài)的輸入節(jié)點的電壓也可保持在存儲節(jié)點中，且再次輸入功率時，可向輸入節(jié)點即時輸出與穩(wěn)定平衡狀態(tài)中的電壓接近的電壓。因此，基準電壓生成電路的啟動時間可極短?？赏ㄟ^適當?shù)亟Y(jié)合本說明書中描述的其它實施例的任一個來實現(xiàn)本實施例。(實施例5)在本實施例中，將參考圖9A-9E來描述用于實施例1_4的任一啟動電路的在形成有溝道的半導體層中包含氧化物半導體的晶體管結(jié)構(gòu)示例以及制造該晶體管的方法示例。圖9A-9E示出晶體管截面結(jié)構(gòu)的示例。圖9D中的晶體管610是具有底柵結(jié)構(gòu)的倒交錯晶體管。本實施例中用于半導體層的氧化物半導體是i型(本征)氧化物半導體或大致為 i型(本征)的氧化物半導體，它們是通過從氧化物半導體移除是η型雜質(zhì)的氫來高度提純的，以使其包含盡可能少的雜質(zhì)。要注意，高度提純的氧化物半導體包括極少載流子，且載流子濃度低于1 X IO14/ cm3、低于lX1012/cm3、或低于lXlO^/cm3。這種極少載流子使得截止狀態(tài)中的電流(截止狀態(tài)電流)能充分地低。具體地，在包含氧化物半導體層的晶體管中，源-漏電壓為3. OV且在操作溫度 (例如，25μΟ下，截止狀態(tài)中的源極與漏極之間的每微米溝道寬度的漏電流密度(截止狀態(tài)電流密度)可為 10ζΑ/Χπι(1-10μ_2°Α/μπι)或更低、lzA/Xm(l_10 μ _21Α/μ m)或更低、或 # 100yA/Xm(l-10y"22A/ym)或更低。在包含高度提純的氧化物半導體層的晶體管610中，幾乎觀察不到導通狀態(tài)電流對溫度的依賴性，且在高溫下截止狀態(tài)電流仍極低。下文中將參考圖9A-9E來描述在襯底600上制造晶體管610的工藝。首先，在具有絕緣表面的襯底600上形成導電膜。然后，在第一光刻步驟中形成柵電極層601。要注意，可通過噴墨法形成抗蝕劑掩模。通過噴墨法形成抗蝕劑掩模不需要光掩模；因此可降低制造成本。只要襯底600具有絕緣表面，對襯底600就沒有具體限制；在后續(xù)步驟中進行熱處理的情形下，襯底600需要至少具有足以耐受熱處理溫度的耐熱性。例如，可使用由鋇硼硅酸鹽玻璃、鋁硼硅酸鹽玻璃等制成的玻璃襯底，石英襯底，藍寶石襯底，陶瓷襯底等。替代地，可使用包含不銹鋼的金屬襯底或具有形成在其表面上的絕緣膜的半導體襯底。使用諸如塑料的合成樹脂形成的柔性襯底通常具有比以上襯底低的溫度上限；然而，只要這種襯底能夠耐受制造步工藝中的處理溫度就可使用這種襯底。要注意，襯底600的表面可通過使用CMP法等拋光來進行平坦化。在本實施例中，作為具有絕緣表面的襯底600，使用玻璃襯底?？稍谝r底600與柵電極層601之間設(shè)置用作基底的絕緣層。該絕緣層具有防止雜質(zhì)元素從襯底600擴散的功能，而且該絕緣層可形成為具有使用選自氮化硅膜、氧化硅膜、 氮氧化硅膜以及氧氮化硅膜等的一種或多種膜的單層或疊層結(jié)構(gòu)。柵電極層601可形成為具有使用諸如鉬、鈦、鉻、鉭、鎢、釹、或鈧的金屬，或包含這些材料中的任一種作為其主要組分的任何合金的單層或疊層結(jié)構(gòu)。要注意，只要鋁或銅能夠耐受后續(xù)步驟中的熱處理溫度，也可將鋁或銅用作這種金屬。鋁或銅優(yōu)選與高熔點金屬組合，以便避免耐熱問題和腐蝕問題。作為高熔點金屬，可使用鉬、鈦、鉻、鉭、鎢、釹、鈧等。接著，在柵電極層601之上形成柵絕緣層602。柵絕緣層602可通過等離子體CVD 法、濺射法等形成。柵絕緣層602可形成為具有使用選自氧化硅膜、氮化硅膜、氧氮化硅膜、 氮氧化硅膜、氧化鋁膜、氮化鋁膜、氧氮化鋁膜、氮氧化鋁膜、氧化鉿膜、氧化鉭膜、氧化鎵膜等的一種或多種膜的單層或疊層結(jié)構(gòu)。對于本實施例中的氧化物半導體層，使用通過移除雜質(zhì)形成作為i型或大致i型的氧化物半導體(高度提純的氧化物半導體)的氧化物半導體。這種高度提純的氧化物半導體對界面狀態(tài)和界面電荷高度敏感；因此，氧化物半導體層與柵絕緣層之間的界面具有重要性。出于該原因，與高度提純氧化物半導體接觸的柵絕緣層需具有高質(zhì)量。例如，使用微波(例如具有2. 45GHz的頻率)的高密度等離子體CVD是優(yōu)選的，因為可形成具有高耐壓性的致密的高質(zhì)量絕緣層。高度提純的氧化物半導體和高質(zhì)量的柵絕緣層彼此接觸，由此界面狀態(tài)的數(shù)量可減少，從而獲得有利的界面特性。不言而喻，只要使用的方法能夠形成作為柵絕緣層的高質(zhì)量絕緣層，就可采用諸如濺射法、或等離子體CVD法的其它成膜方法。此外，絕緣層的膜質(zhì)量以及與氧化物半導體的界面特性通過絕緣層形成后執(zhí)行的熱處理得到改善的絕緣層可被形成為柵絕緣層。在任何情況下，只要膜質(zhì)量與柵絕緣層的質(zhì)量一樣高、可減小與氧化物半導體的界面狀態(tài)密度、 以及可形成有利界面，就可使用任何柵絕緣層。柵絕緣層602與稍后形成的氧化物半導體層接觸。當氫包含在氧化物半導體中時，晶體管特性受到不利影響；因此，優(yōu)選柵絕緣層602不包含氫氣、羥基、和水分。為了在柵絕緣層602和氧化物半導體膜中包含盡可能少的氫氣、羥基、和水分，優(yōu)選在濺射裝置的預熱腔中對襯底600進行預熱作為氧化物半導體膜形成的預處理，以使吸收到襯底600中的諸如氫氣或水分的雜質(zhì)被移除，襯底600上形成有柵電極層601或者形成有直到(包含) 柵絕緣層602的組件。預熱溫度高于或等于10(TC且低于或等于40(TC，優(yōu)選高于或等于150°C且低于或等于300°C。作為設(shè)置在預熱腔中的排氣單元，優(yōu)選有低溫泵。要注意，可省略該預熱處理。此外，在形成絕緣層607前，可用類似方式對襯底600進行預熱，其中在該襯底600上形成有直到(包含)源電極層60 和漏電極層60 的組件。接著，在柵絕緣層602上形成厚度大于或等于2nm且小于或等于200nm，優(yōu)選大于或等于5nm且小于或等于30nm的氧化物半導體膜603 (參見圖9A)。氧化物半導體膜603通過將氧化物半導體用作靶的濺射法來形成?？稍谙∮袣怏w (例如氬氣)氣氛、氧氣氣氛、或稀有氣體(例如氬氣)和氧氣的混合氣氛下通過濺射法來形成氧化物半導體膜603。要注意，在通過濺射法形成氧化物半導體膜603之前，優(yōu)選通過其中引入氬氣并產(chǎn)生等離子體的反濺射去除粘附在柵絕緣層602的表面上的粉末物質(zhì)(還稱作顆?；蚧覊m)。反濺射是指RF電源用于向氬氣氣氛中的襯底施加電壓，并在襯底附近產(chǎn)生等離子體來修整表面的方法。要注意，可使用氮氣氣氛、氦氣氣氛、氧氣氣氛等來替代氬氣氣氛。用于氧化物半導體膜603的氧化物半導體優(yōu)選至少包含銦(In)或鋅(Zn)。具體而言，優(yōu)選包含^ι*Ζη。作為用于減少包含氧化物半導體的晶體管的電特性的變化的穩(wěn)定齊U，優(yōu)選另外包含鎵(Ga)。優(yōu)選包含錫(Sn)作為穩(wěn)定劑。優(yōu)選包含鉿(Hf)作為穩(wěn)定劑。 優(yōu)選包含鋁(Al)作為穩(wěn)定劑。作為另一種穩(wěn)定劑，可包含一種或多種鑭系元素，諸如，鑭(La)、鈰(Ce)、鐠(Pr)、 釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或镥(Lu)。作為氧化物半導體(例如，氧化銦、氧化錫、氧化鋅)，可使用具有兩組分的金屬氧化物(諸如，基于h-Zn的氧化物、基于Sn-Zn的氧化物、基于Al-Zn的氧化物、基于Si-Mg 的氧化物、基于Sn-Mg的氧化物、基于h-Mg的氧化物、或基于h-Ga的氧化物)，具有三組分的金屬氧化物(諸如，基于h-Ga-Si的氧化物(還稱作IGZ0)、基于h-Al-Si的氧化物、 基于h-Sn-Si的氧化物、基于Sn-Ga-Si的氧化物、基于Al-Ga-Si的氧化物、基于Sn-Al-Si 的氧化物、基于h-Hf-Si的氧化物、基于h-La-Si的氧化物、基于h-Ce-Si的氧化物、基于h-Pr-ai的氧化物、基于h-Nd-ai的氧化物、基于h-Sm-ai的氧化物、基于h-Eu-ai的氧化物、基于h-Gd-ai的氧化物、基于h-Tb-ai的氧化物、基于h-Dy-ai的氧化物、基于 In-Ho-Zn的氧化物、基于h-Er-Si的氧化物、基于h-Tm-Si的氧化物、基于h-Yb-Si的氧化物、或基于In-Lu-Si的氧化物)，或具有四組分的金屬氧化物(諸如，基于In-Sn-Ga-Si 的氧化物、基于h-Hf-Ga-Si的氧化物、基于h-Al-Ga-Si的氧化物、基于h-Sn-Al-Si的氧化物、基于In-Sn-Hf-Si的氧化物、或基于h-Hf-Al-Si的氧化物)。此處要注意，例如，“基于h-Ga-Si的氧化物”意味著包含In、Ga和Si作為主要成分的氧化物，并且對In、Ga和Si的比率沒有具體限制?；趆-Ga-Si的氧化物可包含除h、( 和Si之外的金屬元素。替代地，由InMO3(ZnO)mOii > 0，且m不是整數(shù))表達的材料可被用作氧化物半導體。要注意，M表示選自fei、Fe、Mn和Co的一種或多種金屬元素。替代地，由L3SnO5 (ZnO) n(n > 0，且η是整數(shù))表達的材料可被用作氧化物半導體。舉例而言，可使用原子比為h Ga Zn = 1 1 1 ( = 1/3 1/3 1/3)或 In Ga Zn = 2 2 1 ( = 2/5 2/5 1/5)的基于 h-Ga-Si 的氧化物，或者其組分接近以上組分的任何氧化物。另選地，可使用原子比為h Sn Zn = 1 1 1 (= 1/3 1/3 1/3), In Sn Zn = 2 1 3 ( = 1/3 1/6 1/2)、或化Sn Zn =2 1 5( = 1/4 1/8 5/8)的基于h-Sn-Si的氧化物，或者其組分接近以上組分的任何氧化物。然而，組分不限于以上描述的那些，并且可根據(jù)必要的半導體特性(諸如遷移率、 閾值電壓、變化等)來使用具有適當組分的材料。為了獲得必要的半導體特性，優(yōu)選適當?shù)卦O(shè)置載流子濃度、雜質(zhì)濃度、缺陷密度、金屬元素比氧氣的原子比、原子間的距離、密度等。舉例而言，可用基于h-Sn-Si的氧化物相對容易地獲得高遷移率。但是，在使用基于h-Ga-Si氧化物的情形下，通過減小批量缺陷密度也可提高遷移率。要注意，舉例而言，表達“包含原子比為h Ga Zn = a b c (a+b+c = 1)的 In、fei和Si的氧化物的組分接近包含原子比為In Ga Zn = A B C(A+B+C = 1)的 Irufe1和Si的氧化物的組分”意味著a、b和c滿足以下關(guān)系(a_A)2+(b_B)2+(c_C)2 ( r2, 且例如r可為0. 05。相同的表達可應用于其他氧化物。氧化物半導體可以是單晶體或者是非單晶體。在后者的情況下，氧化物半導體可以是非晶體或者是多晶體。此外，半導體氧化物可具有包括具有結(jié)晶度的部分的非晶結(jié)構(gòu)、 或具有非非晶結(jié)構(gòu)。在非晶狀態(tài)中的氧化物半導體中，可相對容易地獲得平坦表面，從而當用氧化物半導體制造晶體管時，可減少界面散布，且可相對容易地獲得相對高的遷移率。此外，氧化物靶的填充率高于或等于90%且低于或等于100%，優(yōu)選高于或等于 95%且低于或等于99. 9%。在使用具有高填充率的金屬氧化物靶的情況下，可形成致密氧化物半導體膜。優(yōu)選將去除了諸如氫氣、水、具有羥基的化合物、或氫化物的雜質(zhì)的高純度提純氣體用作用于形成氧化物半導體膜603的濺射氣體。襯底支持在保持于減小壓力下的沉積腔中，且襯底溫度被設(shè)置成高于或等于 100°c且低于或等于600°C，優(yōu)選高于或等于200°C且低于或等于400°C。通過在襯底被加熱的狀態(tài)下形成氧化物半導體膜，可減少所形成氧化物半導體中包含的雜質(zhì)濃度。此外，可減少由濺射造成的破壞?？捎靡韵路绞皆谝r底600上形成氧化物半導體膜603 在去除沉積腔中殘留的水分的同時向沉積腔引入去除了氫氣和水分的濺射氣體，且使用如上的靶。為了去除殘留在沉積腔中的水分，優(yōu)選使用諸如低溫泵截留真空泵、離子泵、或鈦升華泵。排氣單元可以是設(shè)置有冷槽的渦輪泵。在用低溫泵排氣的沉積腔中，去除氫原子、包含氫原子的諸如水(H2O)的化合物(優(yōu)選，還有包含碳原子的化合物)等，由此可減少在沉積腔中形成的氧化物半導體膜中的雜質(zhì)濃度。用于濺射法的氣氛可以是稀有氣體(通常是氬氣)氣氛、氧氣氣氛、或稀有氣體和氧氣的混合氣氛等。作為沉積條件示例，襯底與靶之間的距離為100mm、壓力為0. 6Pa、直流(DC)功率為0.5kW、且氣氛是氧氣氣氛(氧氣流速的比例是100%)。要注意，優(yōu)選使用脈沖直流電源，因為可減少在沉積中產(chǎn)生的粉末物質(zhì)(也稱作顆?；蚧覊m)并且膜厚可以是均勻的。要注意，優(yōu)選去除例如堿金屬和堿土金屬的雜質(zhì)，堿金屬諸如有Li或Na，而堿土金屬諸如有Ca。具體地，包含在氧化物半導體膜中的該雜質(zhì)的濃度優(yōu)選為2 X IOlfVcm3或更低，更優(yōu)選為lX1015/cm3或更低。那些金屬元素具有低負電性，且易于與氧化物半導體膜中的氧鍵合；因此在氧化物半導體膜中可形成載流子路徑，且氧化物半導體膜可具有較低電阻(η型導電性)。接著，在第二光刻步驟中，將氧化物半導體膜603處理成島狀氧化物半導體層?？赏ㄟ^噴墨法形成用于形成島狀氧化物半導體層的抗蝕劑掩模。通過噴墨法形成抗蝕劑掩模不需要光掩模；因此可降低制造成本。在柵絕緣層602中形成接觸孔的情況下，可在處理氧化物半導體膜603的同時進行形成接觸孔的步驟。要注意，此處，氧化物半導體膜603的蝕刻可以是干法蝕刻、濕法蝕刻、或干法和濕法蝕刻兩者。用于對氧化物半導體膜603進行濕法蝕刻的蝕刻劑的示例是磷酸、乙酸、和硝酸的混合溶液。此外，可使用ΙΤ007Ν(由KANTO化學公司(ΚΑΝΤ0 CHEMICAL CO. , INC.) 生產(chǎn))。作為用于干法蝕刻的蝕刻氣體，優(yōu)選使用含氯的氣體(諸如氯氣(Cl2)、三氯化硼 (BCl3)、四氯化硅(SiCl4)或四氯化碳(CCl4)的氯基氣體)。替代地，可使用含氟氣體(諸如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3)的氟基氣體)、溴化氫(HBr)、氧氣(O2)、添加了諸如氦氣(He)或氬氣(Ar)的稀有氣體的這些氣體中的任一種寸。作為干法蝕刻方法，可使用平行板反應離子蝕刻(RIE)法或感應耦合等離子體 (ICP)蝕刻法。為了將氧化物半導體膜蝕刻成期望形狀，可適當?shù)卣{(diào)節(jié)蝕刻條件(諸如向線圈狀電極施加的功率的量、向襯底側(cè)上的電極施加的功率的量、或襯底側(cè)面上電極的溫度)。接著，將島狀氧化物半導體層進行第一熱處理?？赏ㄟ^第一熱處理來對氧化物半導體層進行脫水或脫氫。第一熱處理的溫度高于或等于250°C且低于或等于750°C，或者高于或等于400°C且低于襯底的應變點。例如，可在500°C下進行熱處理大致長于或等于3分鐘且短于或等于6分鐘的時間。當RTA方法用于熱處理時，可在短時間內(nèi)進行脫水或脫氫處理；因此，可在比玻璃襯底的應變點高的溫度下進行該處理。在此，襯底被引入到作為一種熱處理裝置的電爐中，且在氮氣氣氛中在450°C下對氧化物半導體層進行1小時的熱處理，然后在不將氧化物半導體層暴露于空氣中的情況下冷卻該襯底，從而避免水和氫氣進入氧化物半導體層中。通過該方式獲得氧化物半導體層 604(參見圖9B)。此外，熱處理裝置不限于電爐，且可使用對要通過來自諸如電阻加熱元件的加熱元件的熱傳導或熱輻射處理的對象進行加熱的裝置。例如，可使用諸如氣體快速熱退火 (GRTA)裝置或燈快速熱退火(LRTA)裝置之類的快速熱退火(RTA)裝置。LRTA裝置是用于對要通過從諸如鹵素燈、鹵化金屬燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈之類的燈發(fā)射的光(電磁波)輻射來處理的對象進行加熱的裝置。GRTA裝置是用于使用高溫氣體來進行熱處理的裝置。作為高溫氣體，可使用不與要通過熱處理處理的對象發(fā)生反應的、諸如氮氣或如氬氣的稀有氣體等的惰性氣體。例如，作為第一熱處理可執(zhí)行GRTA，在GRTA中襯底移動至被加熱到高達 650°C-700°C的溫度的惰性氣體中，加熱數(shù)分鐘，然后從加熱至高溫的惰性氣體中移出。
要注意，在第一熱處理中，優(yōu)選氮氣或諸如氦氣、氖氣或氬氣等稀有氣體中不包含水、氫氣等。向熱處理裝置中引入的氮氣或諸如氦氣、氖氣或氬氣的稀有氣體的純度優(yōu)選為 6N (99. 9999 % )或更高，更優(yōu)選為7N (99. 99999 % )或更高(即，雜質(zhì)濃度優(yōu)選為Ippm或更低，更優(yōu)選為0. Ippm或更低)。
在通過第一熱處理加熱該氧化物半導體層后，可向同一爐中引入高純度氧氣氣體、高純度隊0氣體或極干空氣(在通過使用腔衰蕩激光譜(CRDQ系統(tǒng)的露點儀來進行測量的情況下，水分含量小于或等于20ppm(-55°C下轉(zhuǎn)換成露點)，優(yōu)選小于或等于lppm，更優(yōu)選小于或等于IOppb)。優(yōu)選氧氣和隊0氣體不包含水、氫氣等。引入到熱處理裝置中的氧氣或隊0氣體的純度優(yōu)選為6N或更高、更優(yōu)選為7N或更高(即，氧氣氣體或隊0氣體中雜質(zhì)的濃度優(yōu)選為Ippm或更低、更優(yōu)選為0. Ippm或更低)。通過氧氣或N2O氣體的作用來供應作為氧化物半導體的主要成分、由于通過脫水或脫氫的去除雜質(zhì)的步驟而減少的氧氣，由此提高了氧化物半導體層的純度并使氧化物半導體層成為電i型(本征)。
也可在將氧化物半導體膜603處理成島狀氧化物半導體層之前，對氧化物半導體膜603進行氧化物半導體層的第一熱處理。在該情況下，在第一熱處理后從加熱裝置取出襯底，然后進行光刻步驟。
要注意，只要第一熱處理是在形成氧化物半導體層后進行的，則第一熱處理可在以下定時中的任一定時進行，而對以上定時沒有限制在氧化物半導體層上形成源電極層和漏電極層后；以及在源電極層和漏電極層上形成絕緣層后。
在柵絕緣層602中形成接觸孔的情況下，可在對氧化物半導體膜603執(zhí)行熱處理之前或之后進行形成接觸孔的步驟。
通過以上步驟，可減少島狀氧化物半導體層中的氫濃度并可使島狀氧化物半導體層高度提純。相應地，可使氧化物半導體層的電特性穩(wěn)定。此外，可在低于或等于襯底600 的玻璃轉(zhuǎn)變溫度的溫度下通過熱處理形成具有極低載流子密度和寬帶隙的氧化物半導體膜。因此，可使用大尺寸襯底來制造晶體管，從而可提高生產(chǎn)率。此外，通過使用氫濃度減小且純度升高的氧化物半導體，有可能制造具有高耐壓性和極低截止狀態(tài)電流的晶體管?？稍谛纬裳趸锇雽w膜后的任一時間進行以上熱處理。
要注意，在對氧化物半導體膜進行加熱的情況下，在一些情形下，取決于氧化物半導體膜的材料或加熱條件，在氧化物半導體膜的表面上形成板狀晶體。板狀晶體優(yōu)選為與氧化物半導體膜的表面垂直地c軸對準的單晶。要注意，當氧化物半導體膜下的柵絕緣層 602的表面不均勻時，會形成多晶板狀晶體。因此，氧化物半導體膜的基底表面優(yōu)選盡可能平坦。
即使在將氧化物、氮化物、金屬等的任一種用作基底成分的材料時，作為氧化物半導體膜，具有大厚度晶體區(qū)(單晶區(qū)，即與膜表面垂直地c軸對準的晶體區(qū))的氧化物半導體，可通過進行兩次沉積和兩次熱處理來形成。例如，形成厚度大于或等于3nm且小于或等于15nm的第一氧化物半導體膜，然后在具有氮氣、氧氣、稀有氣體或干空氣的氣氛中在高于或等于450°C且低于或等于850°C、優(yōu)選高于或等于550°C且低于或等于750°C的溫度下進行第一熱處理，由此形成第一氧化物半導體膜，該第一氧化物半導體膜在包括表面的區(qū)域中包含晶體區(qū)(包括板狀晶體)。然后，形成厚度比第一氧化物半導體膜的厚度大的第二氧化物半導體膜，且在高于或等于450°C且低于或等于850°C、優(yōu)選高于或等于60(TC且低于或等于700°C的溫度下進行第二熱處理，以使通過將第一氧化物半導體膜用作晶體成長的籽晶向上進行晶體成長，且整個第二氧化物半導體膜被結(jié)晶化。通過該方式，可形成具有大厚度晶體區(qū)的氧化物半導體膜。
接著，在柵絕緣層602和氧化物半導體層604上形成要成為源電極層和漏電極層的導電膜(包括與源電極層和漏電極層形成在同一層上的布線)。作為用作源電極層和漏電極層的導電膜，例如可使用包含選自Al、Cr、Cu、Ta、Ti、Mo和W的元素的金屬膜，包含任何這些元素作為成分的合金膜，包含任何這些元素作為成分的金屬氮化物膜(氮化鈦膜、 氮化鉬膜、或氮化鎢膜)等。此外，為了避免耐熱問題和腐蝕問題，可使用一種結(jié)構(gòu)，在該結(jié)構(gòu)中諸如Al或Cu的金屬膜在底側(cè)和頂側(cè)的一個或兩者上具有由諸如Ti、Mo、Cr、Ta、Nd、 &或Y的高熔點金屬形成的膜，或者具有這些金屬的金屬氮化物膜(氮化鈦膜、氮化鉬膜、 或氮化鎢膜)。
此外，導電膜可具有單層結(jié)構(gòu)或包含兩層或更多層的疊層結(jié)構(gòu)。舉例而言，可提供包含硅的鋁膜的單層結(jié)構(gòu)；在鋁膜上層疊鈦膜的兩層結(jié)構(gòu)；鈦膜、鋁膜和鈦膜以該順序?qū)盈B的三層結(jié)構(gòu)等。
替代地，可使用導電金屬氧化物形成導電膜。作為導電金屬氧化物，可使用氧化銦、氧化錫、氧化鋅、氧化銦和氧化錫的混合氧化物、氧化銦和氧化鋅的混合氧化物、或者包含硅或氧化硅的任何導電金屬氧化物材料。
要注意，在形成導電膜后進行熱處理的情況下，該導電膜優(yōu)選具有足以耐受熱處理的耐熱性。
接著，在第三光刻步驟中，在導電膜上形成抗蝕劑掩模，且進行選擇性蝕刻來形成源電極層60 和漏電極層60 ，且然后移除抗蝕劑掩模(參見圖9C)。
可使用紫外光、KrF激光或ArF激光來執(zhí)行第三光刻步驟中的形成抗蝕劑掩模時的曝光。稍后完成的晶體管的溝道長度L根據(jù)在氧化物半導體層604上彼此相鄰的源電極層與漏電極層的下邊緣部之間的距離來確定。在溝道長度L小于25nm的情況下，優(yōu)選使用具有極短(數(shù)納米至數(shù)十納米)波長的紫外光來進行在第三光刻步驟中用于形成抗蝕劑掩模的曝光。在使用遠紫外光的曝光中，分辨率高且聚焦深度大。因此，稍后完成的晶體管的溝道長度L可大于或等于IOnm且小于或等于lOOOnm，從而可加快電路的工作速度。
要注意，優(yōu)選將蝕刻條件優(yōu)化成在蝕刻導電膜時氧化物半導體層604不被蝕刻且不被分割。但是，難以獲得只蝕刻導電膜而氧化物半導體層604根本不被蝕刻的條件。在一些情況下，在蝕刻導電膜時，氧化物半導體層604的一部分被蝕刻成具有槽部(凹部)的氧化物半導體層。
在本實施例中，Ti膜被用作導電膜，而基于^-Ga-Si-O的氧化物半導體被用作氧化物半導體層604 ；因此，將氨雙氧水混合物(氨、水和過氧化氫的混合溶液)用作蝕刻劑。 當氨雙氧水混合物被用作蝕刻劑時，可選擇性地蝕刻導電膜。
接著通過使用諸如隊0、隊或Ar的氣體的等離子體處理，去除吸收到氧化物半導體層的暴露部分的表面的水或類似物。也可使用氧氣和氬氣的混合氣體進行等離子體處理。 在進行等離子體處理的情況下，順序地形成與部分的氧化物半導體層604接觸的用作保護絕緣膜的絕緣層607而不用將襯底暴露到空氣中。
絕緣層607優(yōu)選包含盡可能少的諸如水分、氫氣的雜質(zhì)，且可使用單層絕緣膜或?qū)盈B的多層絕緣膜來形成。此外，可通過適當?shù)厥褂弥T如濺射法的使諸如水和氫氣的雜質(zhì)不進入絕緣層607的方法形成具有至少Inm厚度的絕緣層607。當氫被包含在絕緣層607 中時，造成氫氣進入氧化物半導體層或通過氫氣析取氧化物半導體的氧氣，由此氧化物半導體層的背溝道可能具有較低電阻(η型導電性)且因此可形成寄生溝道。因此，采用不使用氫氣以使絕緣層607盡可能不包含氫氣的形成方法具有重要意義。
例如，可形成具有以下結(jié)構(gòu)的絕緣膜通過濺射法形成的IOOnm厚的氧化鋁膜層疊在由濺射法形成的200nm厚的氧化鎵膜上。成膜中的襯底溫度可能高于或等于室溫且低于或等于300°C。此外，絕緣膜優(yōu)選包括超過化學計量比的許多氧，更優(yōu)選包括大于化學計量比的1倍且小于2倍的氧。這樣，絕緣膜包含過量氧，以使得氧被供應到與島狀氧化物半導體層的界面；因此可減少缺氧。
在本實施例中，通過濺射法形成厚度為200nm的氧化硅膜作為絕緣層607。成膜中的襯底溫度可能高于或等于室溫且低于或等于300°C，而在該實施例中為100°C?？稍谙∮袣怏w(通常為氬氣)氣氛下、氧氣氣氛下、或稀有氣體和氧氣的混合氣氛下通過濺射法來形成氧化物半導體膜。作為靶，可使用氧化硅靶或硅靶。例如，可在包含氧氣的氣氛下通過濺射法使用硅靶來形成氧化硅膜。作為形成為與氧化物半導體層接觸的絕緣層607中的膜， 優(yōu)選使用不包含諸如水分、氫離子及OH—基的雜質(zhì)并防止這些雜質(zhì)從外部進入的無機絕緣膜。通常，可使用氧化硅膜、氧氮化硅膜、氧化鋁膜、氧氮化硅膜等。
絕緣層607優(yōu)選具有使用具有高阻擋性的材料的疊層結(jié)構(gòu)。例如，氮化硅膜、氮氧化硅膜、氮化鋁膜、氮氧化鋁膜、氧化鋁膜、氧化鎵膜等可被用作具有高阻擋性的絕緣膜。通過使用具有高阻擋性的絕緣膜，可防止諸如水分或氫氣的雜質(zhì)進入島狀氧化物半導體層、 柵絕緣層、或島狀氧化物半導體層與另一絕緣層和其鄰近處之間的界面。
作為形成氧化物半導體膜603的情形，優(yōu)選使用截留真空泵(諸如低溫泵)以便去除絕緣層607的沉積腔中殘留的水分。當在使用低溫泵排氣的沉積腔中形成絕緣層607 時，可減少包含在絕緣層607中的雜質(zhì)濃度。作為用于去除殘留在絕緣層607的沉積腔中的水分的排氣單元，可使用設(shè)置有冷槽的渦輪泵。
作為絕緣層607的形成過程中所使用的濺射氣體，優(yōu)選使用去除了諸如氫氣、水、 具有羥基的化合物、或氫化物等雜質(zhì)的高純度氣體。
要注意，可在形成絕緣層607后進行第二熱處理?？稍诰哂械獨狻O干空氣或稀有氣體(諸如氬氣或氦氣)的氣氛下，優(yōu)選在高于或等于20(TC且低于或等于40(TC，例如高于或等于250°C且低于或等于350°C的溫度下進行該熱處理。氣體中的水含量優(yōu)選為20ppm 或更低，更優(yōu)選為Ippm或更低，且再優(yōu)選為IOppb或更低。例如，在氮氣氣氛下、在250°C 下執(zhí)行一小時的熱處理。替代地，可在高溫下用與第一熱處理一樣短的時間進行RTA熱處理。即使第一熱處理造成島狀氧化物半導體層中的缺氧，通過在設(shè)置包含氧的絕緣層607 后進行熱處理，氧從絕緣層607供給到島狀氧化物半導體層中。通過將氧供應到島狀氧化物半導體層中，在島狀氧化物半導體層中減少作為供體的缺氧，并且可滿足化學計量比。因此，可使島狀氧化物半導體層變成大致i型，且可減小歸因于缺氧的晶體管的電特性變化， 這改善了電特性。只要在形成絕緣層607后進行，則對第二熱處理的定時沒有具體限制，且第二熱處理可由諸如形成樹脂膜中的熱處理或減小透光導電膜電阻的熱處理等另一步驟來替代，通過這些可使島狀氧化物半導體層成為大致i型而不增加步驟。
此外，通過使島狀氧化物半導體層經(jīng)歷氧氣氣氛中的熱處理以使氧被添加到氧化物半導體，可減少島狀氧化物半導體層中的作為供體的缺氧。熱處理的溫度例如高于或等于100°C且低于350°C，優(yōu)選高于或等于150°C且低于250°C。優(yōu)選用于氧氣氣氛中的熱處理的氧氣不包含水、氫氣等。引入到熱處理裝置中的氧氣的純度優(yōu)選為6N(99. 9999%)或更高、更優(yōu)選為7N(99. 99999%)或更高(即，氧氣中雜質(zhì)的濃度優(yōu)選為Ippm或更低、更優(yōu)選為0. Ippm或更低)。
在本實施例中，在惰性氣體氣氛下或氧氣氣體氣氛下進行第二熱處理(優(yōu)選在高于或等于20(TC且低于或等于40(TC，例如高于或等于250°C且低于或等于350°C的溫度下)。例如，在氮氣氣氛下、在250°C下執(zhí)行一小時的第二熱處理。在第二熱處理中，部分的氧化物半導體層(溝道形成區(qū))在與絕緣層607接觸的情況下被加熱。
通過以上步驟，對氧化物半導體膜進行第一熱處理，以使有意地從氧化物半導體層中去除諸如氫氣、水分、羥基、或氫化物(還稱作氫化合物)，且可通過第二熱處理步驟供應作為氧化物半導體的主要成分之一的、在去除雜質(zhì)的步驟中被減少的氧。因此，氧化物半導體層被高度提純成電i型(本征)氧化物半導體。
當具有大量缺陷的氧化硅層被用作絕緣層607時，被包含在氧化物半導體層中的諸如氫氣、水分、羥基或氫化物的雜質(zhì)通過在形成氧化硅層后進行的熱處理擴散到氧化硅層，以使氧化物半導體層中的雜質(zhì)進一步被減少。
當包含過量氧的氧化硅層被用作絕緣層607的情況下，在形成絕緣層607后進行的熱處理具有將絕緣層607中的氧移動至氧化物半導體層604中的效果，從而改善氧化物半導體層604的氧濃度并高度提純氧化物半導體層604。
通過以上步驟，形成晶體管610 (參見圖9D)。
晶體管610具有底柵結(jié)構(gòu)且包括柵電極層601 ；柵電極層601上的柵絕緣層602 ； 島狀氧化物半導體層604，其位于柵絕緣層602上且與柵電極層601交疊；以及源電極層 605a和漏電極層60 ，它們是形成在島狀氧化物半導體層604上的一對電極層。
要注意，通過在絕緣層607上形成導電膜且之后圖案化該導電膜，可在與島狀氧化物半導體層交疊的位置中形成背柵電極。在形成背柵電極的情況下，優(yōu)選形成絕緣層來覆蓋背柵電極?？墒褂门c柵電極或任何導電層的材料和結(jié)構(gòu)相似的材料和結(jié)構(gòu)來形成背柵電極。
背柵電極的厚度設(shè)置成IOnm至400nm，優(yōu)選為IOOnm至200nm。例如，背柵電極可用以下方式形成形成導電膜，該導電膜中層疊有鈦膜、鋁膜和鈦膜；然后通過光刻法等形成抗蝕劑掩模，并通過蝕刻移除不需要的部分以使導電膜被處理成(圖案化成)期望形狀。背柵電極還起到遮光膜的作用，由此可減少諸如負偏置溫度應變光降解的晶體管的光降解，且可提高可靠性。
可附加地在絕緣層607上形成保護絕緣層609。作為保護絕緣層609，例如，可通過RF濺射法形成氮化硅膜。由于RF濺射法具有高生產(chǎn)率，優(yōu)選將其用作保護絕緣層的形成方法。作為保護絕緣層，優(yōu)選使用不包含諸如水分的雜質(zhì)并阻擋雜質(zhì)從外部進入的無機絕緣膜；例如，可使用氮化硅膜、氮化鋁膜等。在本實施例中，使用氮化硅膜形成保護絕緣層 609(參見圖9E)。
在本實施例中，通過將其上形成有直到(包含)絕緣層607的組件的襯底600加熱至100°c至400°C的溫度，引入包含去除了氫氣和水的高純度氮氣的濺射氣體，并將硅半導體用作靶來形成作為保護絕緣層609的氮化硅膜。同樣在該情況下，優(yōu)選在形成保護絕緣層609時去除處理腔中殘留的水分，與絕緣層607的情形一樣。
在形成保護絕緣層后，可在高于或等于100°C且低于或等于200°C的溫度下、在空氣中進一步進行熱處理達長于或等于1小時且短于或等于30小時的時間?？稍诠潭訜釡囟认逻M行該熱處理。替代地，可重復多次地進行加熱溫度的以下改變加熱溫度從室溫上升到高于或等于100°C且低于或等于200°C的溫度，然后再下降到室溫。
本實施例中描述的晶體管表征為截止狀態(tài)中的漏電流極低。通過將這種晶體管應用到如以上實施例中所描述的基準電壓生成電路的啟動電路，可防止在存儲節(jié)點中保持的電壓受到歸因于晶體管漏電流的電壓降的影響，且可長時間保持該電壓。
可通過適當?shù)亟Y(jié)合本說明書中描述的其它實施例的任一個來實現(xiàn)本實施例。
(實施例6)
在半導體層中包含氧化物半導體的晶體管可具有各種模式。在本實施例中，將參考圖10-10D描述具有與實施例5的晶體管610的結(jié)構(gòu)不同的結(jié)構(gòu)的晶體管示例。要注意， 可如以上實施例地形成與以上實施例中的部分相同的部分或具有相似功能的部分，且可如以上實施例地進行與以上實施例中的步驟相同的步驟或相似的步驟；因此，在本實施例中不重復該描述。此外，相同部分的具體描述被省略。
圖IOA所示的晶體管620是柵極形成在半導體層下方(相對于在襯底側(cè)而言)的底柵晶體管。
晶體管620具有底柵結(jié)構(gòu)且包括柵電極層601 ；柵電極層601上的柵絕緣層602 ； 源電極層60 和漏電極層60 ，它們是形成在柵絕緣層602上的一對電極層；以及島狀氧化物半導體層604，其與源電極層60 、漏電極層60恥、以及柵絕緣層602接觸，并與柵電極層601交疊。
圖IOB所示的晶體管630是在相對于氧化物半導體層的背溝道側(cè)(與柵電極相反的側(cè))上設(shè)置溝道保護層的底柵結(jié)構(gòu)示例。在使用溝道保護層的情況下，可抑制在蝕刻源電極和漏電極時對氧化物半導體層造成的破壞。
晶體管630具有溝道保護底柵結(jié)構(gòu)且包括柵電極層601 ；柵電極層601上的柵絕緣層602 ；島狀氧化物半導體層604，其在柵絕緣層602之上且與柵絕緣層601交疊；溝道保護層627，其與氧化物半導體層604接觸，且與氧化物半導體層604的形成有溝道的區(qū)域交疊；以及源電極層60 和漏電極層60 ，它們是形成在氧化物半導體層604上的一對電極層。
圖IOC所示的晶體管640是頂柵晶體管的一個示例。
晶體管640是頂柵晶體管，包括基底絕緣層637 ；島狀半導體層604，其在基底絕緣層637之上；源電極層60 和漏電極層60 ，它們是與氧化物半導體層604接觸的一對電極層；柵絕緣層602，其與氧化物半導體層604中的介于源電極層60 和漏電極層60 之間的溝道形成區(qū)接觸；以及柵電極層601，其在柵絕緣層602之上并與氧化物半導體層 604中的溝道形成區(qū)交疊。
要注意，晶體管640可包括分別經(jīng)由形成在柵絕緣層602中的接觸孔連接至源電極層60 和漏電極層60 的源布線層636a和漏布線層636b。
圖IOD所示晶體管650是具有不同于晶體管640的結(jié)構(gòu)的頂柵晶體管的一個示例。
晶體管650是頂柵晶體管，包括基底絕緣層637 ；源電極層60 和漏電極層 60 ，它們是基底絕緣層637之上的一對電極層；氧化物半導體層604，其填充源電極層 605a和漏電極層60 之間的縫隙；柵絕緣層602，其在源電極層60 、漏電極層60 及氧化物半導體層604之上；以及柵電極層601，其在柵絕緣層602之上且與氧化物半導體層 604的形成有溝道的區(qū)域交疊。
要注意，與以上情形一樣，晶體管650可包括分別經(jīng)由形成在柵絕緣層602中的接觸孔連接至源電極層60 和漏電極層60 的源布線層636a和漏布線層636b。
盡管未圖示，在具有頂柵結(jié)構(gòu)的晶體管640或晶體管650中，第二柵電極層(也稱作背柵電極層)可形成在襯底與基底絕緣層之間來與氧化物半導體層604中的溝道形成區(qū)交疊。在該情況下，兩個柵電極層中的一個可被稱作第一柵電極層，而另一個可被稱作背柵電極。第一柵電極層和背柵電極層可彼此電連接以起到一個電極的作用。
通過改變背柵電極層的電壓，可改變晶體管的閾值電壓。背柵電極層可以是電絕緣的，即，處于浮動狀態(tài)、接收電壓、或接收諸如接地電壓的固定電壓或公共電壓。通過控制向背柵電極層施加的電壓電平，可控制晶體管的閾值電壓。
在頂柵結(jié)構(gòu)中，當用背柵電極層覆蓋氧化物半導體層604時，可防止來自背柵電極層一側(cè)的光進入氧化物半導體層604。因此，可防止氧化物半導體層604的光降解，且可防止晶體管的諸如閾值電壓偏移等特性劣化。
以上晶體管的每一個可具有極低的截止狀態(tài)電流。通過將這種晶體管應用到基準電壓生成電路的啟動電路，像以上實施例中所描述的啟動電路，可防止在存儲節(jié)點中保持的電壓受到歸因于晶體管漏電流的電壓降的影響，且可長時間保持該電壓。
可通過適當?shù)亟Y(jié)合本說明書中描述的其它實施例的任一個來實現(xiàn)本實施例。
(實施例7)
在本實施例中，將描述計算晶體管的截止狀態(tài)電流的示例。
首先，將參考圖13描述用于計算截止狀態(tài)電流的特性評估用電路的配置。在本實施例中，特性評估用電路包括彼此并聯(lián)連接的多個測量系統(tǒng)801。具體地，圖13示出其中8 個測量系統(tǒng)801并聯(lián)連接的特性評估用電路的示例。
測量系統(tǒng)801包括晶體管811、晶體管812、電容器813、晶體管814、以及晶體管 815。
晶體管811是注入電荷用晶體管。晶體管811的第一端子連接至供應有電位Vl 的節(jié)點，而晶體管811的第二端子連接至晶體管812的第一端子。晶體管811的柵電極連接至供應有電位Vext_a的節(jié)點。
晶體管812是漏電流評估用晶體管。要注意，本實施例中的漏電流意味著包含晶體管截止狀態(tài)電流的漏電流。晶體管812的第一端子連接至晶體管811的第二端子，而晶體管812的第二端子連接至供應有電位V2的節(jié)點。晶體管812的柵電極連接至供應有電位Vext_b的節(jié)點。
電容器813的第一電極連接至晶體管811的第二端子和晶體管812的第一端子。 電容器813的第二電極連接至供應有電位V2的節(jié)點。
晶體管814的第一端子連接至供應有電位V3的節(jié)點，而晶體管814的第二端子連接至晶體管815的第一端子。晶體管814的柵電極連接至晶體管811的第二端子、晶體管 812的第一端子、以及電容器813的第一電極。要注意，與晶體管814的柵電極連接的部分被稱作節(jié)點A。
晶體管815的第一端子連接至晶體管814的第二端子，而晶體管815的第二端子連接至供應有電位V4的節(jié)點。晶體管815的柵電極連接至供應有電位Vext_c的節(jié)點。
測量系統(tǒng)801輸出一節(jié)點的電位作為輸出信號電位Vout，該節(jié)點與晶體管814的第二端子和晶體管815的第一端子連接。
在本實施例中，用作晶體管811的晶體管如下該晶體管在有源層中包含氧化物半導體，并包括包含在有源層中且溝道長度L為10 μ m、溝道寬度W為10 μ m的溝道形成區(qū)。
要注意，溝道形成區(qū)對應于半導體膜的一區(qū)域，該溝道形成區(qū)存在于源電極和漏電極之間并與柵電極交疊，其中該溝道形成區(qū)與柵電極之間置有柵絕緣膜。
作為晶體管814和晶體管815的每一個所使用的晶體管如下該晶體管在有源層中包含氧化物半導體，并包括包含在有源層中且溝道長度L為3 μ m、溝道寬度W為100 μ m 的溝道形成區(qū)。
作為晶體管812，使用在有源層中包含氧化物半導體的底柵晶體管。在該晶體管中，源電極和漏電極與有源層的上部接觸，未設(shè)置其中源電極和漏電極與柵電極接觸的區(qū)域，且設(shè)置寬度為Iym的偏置區(qū)。設(shè)置偏置區(qū)可減小寄生電容。作為晶體管812，使用包含在有源層中的溝道形成區(qū)具有以下表1中的條件1-6中記錄的各種尺寸的晶體管。
[表1]
溝道長度L[nm]溝道寬度W[nm]條件11. 5IXlO5條件23IXlO5條件310IXlO5條件41. 5IXlO6條件53IXlO6條件610IXlO6
在測量系統(tǒng)801中不設(shè)置注入電荷用晶體管811的情況下，在向電容器813注入電荷時，用于漏電流評估的晶體管812不需要被導通。在該情況下，如果用于漏電流評估的晶體管812是需要長時間從導通狀態(tài)變成穩(wěn)定截止狀態(tài)的元件，測量將需要長時間。如圖 13所示，在測量系統(tǒng)801中獨立地設(shè)置注入電荷用晶體管811和漏電流評估用晶體管812， 由此在注入電荷時，可將漏電流評估用晶體管812總是保持成處于截止狀態(tài)。因此，可縮短測量所需時間。
此外，通過在測量系統(tǒng)801中獨立地設(shè)置注入電荷用晶體管811和漏電流評估用晶體管812，這些晶體管的每一個可具有適當尺寸。此外，通過使評估漏電流用晶體管812 的溝道寬度W大于注入電荷用晶體管811的溝道寬度，可使除漏電流評估用晶體管812的漏電流外的特性評估用電路內(nèi)部的漏電流相對低。結(jié)果，可高精度地測量漏電流評估用晶體管812的漏電流。此外，由于不需要在注入電荷時導通漏電流評估用晶體管812，可防止由溝道形成區(qū)中的流入節(jié)點A的部分電荷造成的節(jié)點A的電位波動影響。
另一方面，通過使注入電荷用晶體管811的溝道寬度W小于漏電流評估用晶體管 812的溝道寬度，可使注入電荷用晶體管811的漏電流相對低。此外，由溝道形成區(qū)中的流入節(jié)點A的部分電荷造成的節(jié)點A的電位波動在注入電荷時幾乎沒有影響。
另外，通過如圖13所示地并聯(lián)連接多個測量系統(tǒng)801，可較精確地計算特性評估用電路的漏電流。
接著，將描述使用圖13所示特性評估用電路的用于計算晶體管截止狀態(tài)電流的具體方法。
首先，將參考圖14描述用于測量圖13所示特性評估用電路的漏電流的方法。圖 14是示出使用圖13所示特性評估用電流的用于測量漏電流的方法的時序圖。
在使用圖13所示特性評估用電路的用于測量漏電流的方法中，提供寫入周期和保持周期。將在下文中描述各周期的操作。要注意，在寫入周期和保持周期兩者中，電位V2 和電位V4均設(shè)置成0V、電位V3設(shè)置成5V、而電位Vext_c設(shè)置成0. 5V。
首先，在寫入周期中，電位Vext_b設(shè)置成電位VL(_3V)，在該情況下晶體管812截止。電位Vl設(shè)置成寫入電位Vw，且之后電位Vext_a設(shè)置成電位VH (5V)，在該情況下晶體管 811在一定周期內(nèi)處于導通狀態(tài)。用以上方式，電荷積聚在節(jié)點A中，且節(jié)點A的電位變?yōu)榈扔趯懭腚娢籚w。然后，電位Vext_a設(shè)置成電位VL，在該情況下晶體管811截止。之后， 電位Vl設(shè)置成電位VSS (OV)。
接著，在保持周期中，測量由保持在節(jié)點A中的電荷量改變所造成的節(jié)點A的電位改變量。可根據(jù)電位改變量來計算在晶體管812的源電極和漏電極之間流動的電流值。以該方式，可進行節(jié)點A中電荷的積聚以及節(jié)點A的電位改變量的測量。
可重復進行節(jié)點A中電荷的積聚以及節(jié)點A的電位改變量的測量(也稱作積聚及測量操作)。首先，重復15次的第一積聚及測量操作。在第一積聚及測量操作中，在寫入周期中輸入5V電位作為寫入電位Vw，并在保持周期中保持1小時。接著，重復2次的第二積聚及測量操作。在第二積聚及測量操作中，在寫入周期中輸入3. 5V電位作為寫入電位Vw， 并在保持周期中保持50小時。然后，進行1次的第三積聚及測量操作。在第三積聚及測量操作中，在寫入周期中輸入4. 5V電位作為寫入電位Vw，并在保持周期中保持10小時。通過重復積聚及測量操作，可確認所測量的電流值為穩(wěn)定狀態(tài)中的值。換言之，有可能從流經(jīng)節(jié)點A的電流Ia中去除瞬態(tài)電流(測量開始后隨時間減小的電流)。因此，可較精確地測量漏電流。
一般而言，可通過以下等式用輸出信號的電位Vout的函數(shù)來表達節(jié)點A的電位\。
[公式1]
Va = F (Vout)
可使用節(jié)點A的電位Va、連接至節(jié)點A的電容Ca、以及常數(shù)(const)通過以下等式來表達節(jié)點A的電荷A。連接至節(jié)點A的電容Ca是電容器813的電容和電容器813的電容之外的其它電容之和。
[公式2]
Qa = CAVA+const
節(jié)點A的電流Ia是流入節(jié)點A中的電荷(或者從節(jié)點A流出的電荷)的時間導數(shù)；因此，由以下等式表達節(jié)點A的電流IA。
[公式3]
權(quán)利要求
1.一種半導體器件，包括 啟動電路，包括第一晶體管，其包括柵極、第一端子以及第二端子； 控制電路，其電連接至所述第一晶體管的所述柵極；以及電容器，其電連接至所述第一晶體管的所述第一端子；以及基準電壓生成電路，其電連接至所述第一晶體管的所述第二端子， 其中，所述第一晶體管包括其中形成有溝道的氧化物半導體層。
2.如權(quán)利要求1所述的半導體器件，其特征在于，還包括電連接至所述控制電路和所述基準電壓生成電路的功率輸入部。
3.如權(quán)利要求1所述的半導體器件，其特征在于，所述控制電路配置成向所述第一晶體管的所述柵極傳輸控制信號。
4.如權(quán)利要求1所述的半導體器件，其特征在于，還包括電連接至所述基準電壓生成電路的負載電路，其中所述電容器的電容比所述負載電路的電容高。
5.如權(quán)利要求1所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅中的至少一種。
6.如權(quán)利要求1所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅。
7.一種半導體器件，包括 啟動電路，包括第一晶體管，其包括柵極、第一端子以及第二端子； 控制電路，其電連接至所述第一晶體管的所述柵極； 電容器，其電連接至所述第一晶體管的所述第一端子； 基準電壓生成電路，其電連接至所述第一晶體管的所述第二端子；以及功率輸入部，其通過所述控制電路電連接至所述基準電壓生成電路， 其中，所述第一晶體管包括其中形成有溝道的氧化物半導體層。
8.如權(quán)利要求7所述的半導體器件，其特征在于，所述控制電路配置成向所述第一晶體管的所述柵極傳輸控制信號。
9.如權(quán)利要求7所述的半導體器件，其特征在于，還包括電連接至所述基準電壓生成電路的負載電路，其中所述電容器的電容比所述負載電路的電容高。
10.如權(quán)利要求7所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅中的至少一種。
11.如權(quán)利要求7所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅。
12.—種半導體器件，包括 啟動電路，包括第一晶體管，其包括柵極、第一端子以及第二端子； 第二晶體管，其包括柵極、第一端子以及第二端子；控制電路，其電連接至所述第一晶體管的所述柵極和所述第二晶體管的所述柵極； 第一電容器，其電連接至所述第一晶體管的所述第一端子；以及第二電容器，其電連接至所述第二晶體管的所述第一端子；以及基準電壓生成電路，其電連接至所述第一晶體管的所述第二端子和所述第二晶體管的所述第二端子，其中，所述第一晶體管和所述第二晶體管的每一個包括其中形成有溝道的氧化物半導體層。
13.如權(quán)利要求12所述的半導體器件，其特征在于，還包括電連接至所述控制電路和所述基準電壓生成電路的功率輸入部。
14.如權(quán)利要求12所述的半導體器件，其特征在于，所述控制電路配置成向所述第一晶體管的所述柵極和所述第二晶體管的所述柵極傳輸控制信號。
15.如權(quán)利要求12所述的半導體器件，其特征在于，還包括連接至所述基準電壓生成電路的負載電路。
16.如權(quán)利要求12所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅中的至少一種。
17.如權(quán)利要求12所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅。
18.一種半導體器件，包括 啟動電路，包括第一晶體管，其包括柵極、第一端子以及第二端子；第二晶體管，其包括柵極、第一端子以及第二端子，所述第二晶體管的所述柵極電連接至所述第一晶體管的所述柵極；第三晶體管，其包括柵極、第一端子以及第二端子；控制電路，其電連接至所述第一晶體管的所述柵極、所述第二晶體管的所述柵極、以及所述第三晶體管的所述柵極；第一電容器，其電連接至所述第一晶體管的所述第一端子；以及第二電容器，其電連接至所述第二晶體管的所述第一端子；以及基準電壓生成電路，其電連接至所述第一晶體管的所述第二端子、所述第二晶體管的所述第二端子、以及所述第三晶體管的所述第二端子；其中所述第一晶體管和所述第二晶體管的每一個包括其中形成有溝道的氧化物半導體層。
19.如權(quán)利要求18所述的半導體器件，其特征在于，還包括電連接至所述控制電路和所述第三晶體管的所述第一端子的功率輸入部。
20.如權(quán)利要求18所述的半導體器件，其特征在于，所述控制電路配置成向所述第一晶體管的所述柵極和所述第二晶體管的所述柵極傳輸控制信號。
21.如權(quán)利要求18所述的半導體器件，其特征在于，還包括電連接至所述基準電壓生成電路的負載電路。
22.如權(quán)利要求18所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅中的至少一種。
23.如權(quán)利要求18所述的半導體器件，其特征在于，所述氧化物半導體層包括銦和鋅。
全文摘要
本發(fā)明涉及一種半導體器件。本發(fā)明所提供的啟動電路允許基準電壓生成電路在極短時間周期內(nèi)啟動并達到穩(wěn)定平衡狀態(tài)。該啟動電路配置成即使不向該啟動電路供電時也保持與處于穩(wěn)定平衡狀態(tài)中的基準電壓生成電路的內(nèi)部電壓基本相同的電壓。當基準電壓生成電路被啟動時，從啟動電路向基準電壓生成電路輸出電壓。
文檔編號G05F1/56GK102541136SQ20111025732
公開日2012年7月4日 申請日期2011年8月25日 優(yōu)先權(quán)日2010年8月26日
發(fā)明者高橋康之 申請人:株式會社半導體能源研究所