專利名稱：一種帶隙電壓基準(zhǔn)源的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于電子技術(shù)領(lǐng)域，具體涉及一種電壓基準(zhǔn)源(Voltage Reference) 的設(shè)計(jì)。
背景技術(shù)：
電壓基準(zhǔn)源廣泛應(yīng)用于振蕩器、鎖相環(huán)(PLL，Phase Locked Loop)和數(shù)據(jù)轉(zhuǎn)換器等各種模擬和數(shù)?；旌霞呻娐分?，其溫度系數(shù)(TC，Temperature Coefficient)和電源抑制比(PSRR，Power Supply Rejection Ratio)很大程度上決定了系統(tǒng)性能的優(yōu)劣。傳統(tǒng)的基于Vbe和熱電壓Vt相互補(bǔ)償?shù)膸峨妷夯鶞?zhǔn)源應(yīng)用較廣泛，如圖1所示， 由于誤差放大器的鉗位作用，使得Vx與Vy兩點(diǎn)的電壓基本相等，即Vx = Vy = Vbe2，同時(shí)，兩
, ,Vrf7-Vrf, VAnN 邊電路中的電流也相等，則有八=各=BE\
JiT由于廠r=一，則電流為正比于絕對溫度(PTAT，Proporational To Absolute
q
Temperature)電流，此電流經(jīng)過電流鏡的鏡像以后，便成為整個(gè)芯片的偏置電流。根據(jù)電流的表達(dá)式，可以得出帶隙電壓的表達(dá)式為:νΒΟ=ΙγΚ2=^~ντ1ηΝ + ν體。由于Vt為正溫度系數(shù)，同時(shí)Vbe2為負(fù)溫度系數(shù)，合理的調(diào)節(jié)系數(shù)的大小，便
可以在一定溫度下實(shí)現(xiàn)基準(zhǔn)隨溫度的變化為零，從而為整個(gè)芯片提供了一個(gè)隨溫度變化很小的基準(zhǔn)參考電壓。然而由于Vbe的非線性，只進(jìn)行一階補(bǔ)償，電壓基準(zhǔn)源的溫度系數(shù)較大。
實(shí)用新型內(nèi)容本實(shí)用新型的目的是為了解決現(xiàn)有的一階補(bǔ)償帶隙電壓基準(zhǔn)源存在的問題，提出了一種帶隙電壓基準(zhǔn)源。本實(shí)用新型的技術(shù)方案是一種帶隙電壓基準(zhǔn)源包括包括偏置電路、啟動(dòng)電路和一階基準(zhǔn)電路，其特征在于，還包括，溫度補(bǔ)償電路和誤差放大器電路，其中，所述的偏置電路為所述的帶隙電壓基準(zhǔn)源提供偏置電壓，所述的啟動(dòng)電路用于使一階基準(zhǔn)電路正常工作，所述一階基準(zhǔn)電路產(chǎn)生低溫度系數(shù)的基準(zhǔn)電壓，所述的溫度補(bǔ)償電路用于對一階基準(zhǔn)電路進(jìn)行溫度補(bǔ)償，所述誤差放大器電路用于穩(wěn)定一階基準(zhǔn)電路的工作點(diǎn)；所述一階基準(zhǔn)電路包括第一 NPN管、第二 NPN管、第一 PMOS管、第二 PMOS管、第一電阻、第二電阻、第三電阻和第四電阻；所述的溫度補(bǔ)償電路包括第三NPN管、第一 NMOS管、第五電阻、第六電阻和第七電阻；所述的啟動(dòng)電路包括第四NPN管、第五NPN管、第六NPN管、第三PMOS管、第四PMOS管、第八電阻、第九電阻和第十電阻；具體連接關(guān)系如下第一 NPN管的基極與第二 NPN管的基極、所述啟動(dòng)電路的第四NPN管的發(fā)射極相連，同時(shí)作為基準(zhǔn)輸出電壓，第一 NPN管和第二NPN管的集電極分別與第一電阻和第二電阻的一端相連，同時(shí)第一 NPN管和第二 NPN管的集電極分別與誤差放大器電路的負(fù)向輸入端和正向輸入端相連，第一電阻和第二電阻的另一端與第二 PMOS管的漏極相連，第二 PMOS管的源極與外部電源相連，柵極與所述啟動(dòng)電路的第四PMOS管的柵極相連，第一 PMOS管的源極與第二 PMOS管的漏極相連，柵極連接于所述啟動(dòng)電路的第八電阻和第九電阻的之間，漏極與地相連，第一 NPN管的發(fā)射極與第三電阻的一端相連，第三電阻的另一端通過第四電阻接地；第五電阻、第六電阻和第七電阻順次相連于一階基準(zhǔn)電路中第一 NPN管與第二 NPN管的基極與地之間，第三NPN管的集電極與一階基準(zhǔn)電路中第二 NPN管集電極相連，第三NPN管的基極與第六電阻和第七電阻有共同連接的那一端相連；第一 NMOS管的漏極與第三NPN管QN6的集電極相連，柵極與第五電阻和第六電阻有共同連接的那一端相連，第三 NPN管的發(fā)射極和第一 NMOS管的源極相連，并與一階基準(zhǔn)電路中的第三電阻和第四電阻有共同連接的那一端相連；第五NPN管的基極與集電極短接，并與第六NPN管的發(fā)射極相連，第五NPN管的發(fā)射極與地相連，第六NPN管的基極與集電極短接，并分別連接于第四NPN管的基極和第四 PMOS管管的漏極，第四PMOS管的柵極與偏置電路的一個(gè)輸出端相連，同時(shí)連接于一階基準(zhǔn)電路的第二 PMOS管的柵極，第八電阻、第九電阻和第十電阻順次連接于第四NPN管的發(fā)射極與地之間，第四NPN管的集電極與第三PMOS管的漏極相連，第三PMOS管的柵極與漏極短接，第三PMOS管和第四PMOS管的源極與外部電源相連。本實(shí)用新型的有益效果本實(shí)用新型的帶隙基準(zhǔn)電壓源通過將雙極型器件的集電極電流和亞閾值區(qū)的MOS管漏電流加入到傳統(tǒng)的一階溫度補(bǔ)償帶隙基準(zhǔn)電路中，即通過溫度補(bǔ)償電路中的第三NPN管和第一 NMOS管實(shí)現(xiàn)溫度補(bǔ)償，得到基準(zhǔn)電壓，運(yùn)用這種技術(shù)，可以使得輸出基準(zhǔn)電壓具有較小的溫度系數(shù)。

圖1為傳統(tǒng)的帶隙電壓基準(zhǔn)源結(jié)構(gòu)示意圖。圖2為本實(shí)用新型的帶隙電壓基準(zhǔn)源的電路結(jié)構(gòu)示意圖。圖3為本實(shí)用新型的誤差放大器電路結(jié)構(gòu)示意圖。圖4為本實(shí)用新型的帶隙電壓基準(zhǔn)源Ie QN3的溫度特性和dlc QN3/dT的溫度特性示意圖。圖5為本實(shí)用新型的帶隙電壓基準(zhǔn)源Ids M1的溫度特性和dIDS ./dT的溫度特性示意圖。圖6為本實(shí)用新型的帶隙電壓基準(zhǔn)源輸出電壓的溫度特性示意圖。圖7為本實(shí)用新型的帶隙電壓基準(zhǔn)源的啟動(dòng)時(shí)間示意圖。圖8為本實(shí)用新型帶隙電壓基準(zhǔn)源的電源抑制比示意圖。圖9為本實(shí)用新型帶隙電壓基準(zhǔn)源的輸出電壓與電源電壓的關(guān)系示意圖。
具體實(shí)施方式

以下結(jié)合附圖和具體的實(shí)施例對本實(shí)用新型作進(jìn)一步的闡述。本實(shí)用新型的帶隙電壓基準(zhǔn)源如圖2所示，包括偏置電路、啟動(dòng)電路、一階基準(zhǔn)電路、溫度補(bǔ)償電路和誤差放大器電路，其中，所述的偏置電路為所述的帶隙電壓基準(zhǔn)源提供偏置電壓，所述的啟動(dòng)電路用于使一階基準(zhǔn)電路正常工作，所述一階基準(zhǔn)電路產(chǎn)生低溫度系數(shù)的基準(zhǔn)電壓，所述的溫度補(bǔ)償電路用于對一階基準(zhǔn)電路進(jìn)行溫度補(bǔ)償，所述誤差放大器電路用于穩(wěn)定一階基準(zhǔn)電路的工作點(diǎn)。這里，一階基準(zhǔn)電路包括第一 NPN管QNl、第二 NPN管QN2、第一 PMOS管MPl、第二 PMOS管MP2、第一電阻Rl、第二電阻R2、第三電阻R3和第四電阻R4。這里，溫度補(bǔ)償電路包括第三NPN管QN3、第一NMOS管麗1、第五電阻R5、第六電阻 R6和第七電阻R7 ；這里，啟動(dòng)電路包括第四NPN管QN4、第五NPN管QN5、第六NPN管QN6、第三PMOS 管MP3、第四PMOS管MP4、第八電阻R8、第九電阻R9和第十電阻RlO ；具體連接關(guān)系如下第一 NPN管QNl的基極與第二 NPN管QN2的基極、啟動(dòng)電路的第四NPN管QN4的發(fā)射極相連，同時(shí)作為基準(zhǔn)輸出電壓，第一 NPN管QNl和第二 NPN管QN2的集電極分別與第一電阻Rl和第二電阻R2的一端相連，同時(shí)第一 NPN管QNl和第二 NPN管QN2的集電極分別與誤差放大器電路的負(fù)向輸入端V2和正向輸入端Vl相連，第一電阻Rl和第二電阻R2 的另一端與第二 PMOS管MP2的漏極相連，第二 PMOS管MP2的源極與外部電源相連，柵極與啟動(dòng)電路的第四PMOS管MP4的柵極相連，第一 PMOS管MPl的源極與第二 PMOS管MP2的漏極相連，柵極連接于啟動(dòng)電路的第八電阻R8和第九電阻R9的之間，漏極與地相連，第一NPN 管QNl的發(fā)射極與第三電阻R3的一端相連，第三電阻R3的另一端通過第四電阻R4接地；第五電阻R5、第六電阻R6和第七電阻R7順次相連于一階基準(zhǔn)電路中第一 NPN管 QNl與第二 NPN管QN2的基極與地之間，第三NPN管QN3的集電極與一階基準(zhǔn)電路中第二 NPN管集電極QN2相連，第三NPN管QN3的基極與第六電阻R6和第七電阻R7有共同連接的那一端相連；第一 NMOS管麗1的漏極與第三NPN管QN3的集電極相連，柵極與第五電阻R5 和第六電阻R6有共同連接的那一端相連，第三NPN管QN3的發(fā)射極和第一 NMOS管麗1的源極相連，并與一階基準(zhǔn)電路中的第三電阻R3和第四電阻R4有共同連接的那一端相連；第五NPN管QN5的基極與集電極短接，并與第六NPN管QN6的發(fā)射極相連，第五 NPN管QN5的發(fā)射極與地相連，第六NPN管QN6的基極與集電極短接，并分別連接于第四NPN 管QN4的基極和第四PMOS管MP4的漏極，第四PMOS管MP4的柵極與偏置電路的一個(gè)輸出端相連，同時(shí)連接于一階基準(zhǔn)電路的第二 PMOS管MP2的柵極，第八電阻R8、第九電阻R9和第十電阻R9順次連接于第四NPN管QN4的發(fā)射極與地之間，第四NPN管QN4的集電極與第三PMOS管MP3的漏極相連，第三PMOS管MP3的柵極與漏極短接，第三PMOS管MP3和第四 PMOS管MP4的源極與外部電源相連。啟動(dòng)電路使得一階基準(zhǔn)電路正常工作，產(chǎn)生基準(zhǔn)輸出電壓。啟動(dòng)電路只在電壓基準(zhǔn)源上電時(shí)發(fā)揮作用，當(dāng)電壓基準(zhǔn)源啟動(dòng)完成以后，啟動(dòng)電路停止工作，避免了啟動(dòng)電路對后面電路的影響。[0037]偏置電路包括=NPN管 QN8、QN9、QN10、QNll 和 QNl2, PMOS 管 MP6、MP7、MP8、MP9、 MPlO 和 ΜΡ0，匪OS 管 MN2，電阻 Rll 和 R12。其中，QN8、QN9、QN10、QN11、QN12 和 Rll 用來產(chǎn)生PTAT電流，MP6、MP7、MP8、MP9和MN2用來鏡像產(chǎn)生的PTAT電流以此來給其它電路提供偏置電流；MPO為啟動(dòng)管，VBIAS接MPO的柵極作為輸入端，MP9和MP10、MP6和MP7、麗2的柵極電壓VB1、VB2、VB3作為偏置電路的輸出端為誤差放大器電路以及啟動(dòng)電路提供偏置電壓。這里誤差放大器電路可以采用如下一種方案，具體如圖3所示，包括NPN管QANl、 QAN2、QAN3、QAN4、QAN5 禾口 QAN6，PNP 管 QAPl 禾口 QAP2，PM0S 管 MAP1、MAP2、MAP3、MAP4、MAP5、 MAP6、MAP7 禾口 MP5，NMOS 管 MAN1、MAN2、MAN3 禾口 MAN4，電阻 RAPl、RAP2、RAP3 禾口 RAP4，電容 CO。其中，MAP1、MAP3、MAP5和MAP7的源極與電源相連，柵極相連，并連接于偏置電路的VB2 點(diǎn)，MAPI、MAP3禾口 MAP5的漏極分另U與MAP2、MAP4禾口 MAP6的源極相連，MAP2、MAP4禾口 MAP6 的柵極相連，并連接于偏置電路的VB3點(diǎn)，MP7的漏極與MAN4的漏極相連，并作為誤差放大器電路的輸出端，MAN4的源極與地相連，柵極與MAN3的漏極相連，MANUMAN2和MAN3的源極接地，柵極相連，并接于偏置電路的VBl點(diǎn)；QANl和QAN2的基極為誤差放大器電路的輸入端，集電極與電源相連，QANl的發(fā)射極與QAPl的基極、MANl的漏極相連，QAN2的發(fā)射極與QAP2的基極、MAN2的漏極相連，QAPl和QAP2的發(fā)射極相連，并連接與MAP2的漏極相連， QAPl的集電極(即為SS點(diǎn))與QAN3的發(fā)射極、MP4的源極相連，QAP2的集電極與QAN4的發(fā)射極相連，QAN3和QAN4的基極、QAN5的發(fā)射極相連，QAN3和QAN4的集電極分別與MAP4和 MAP6的漏極相連，QAN5的基極與QAN3的發(fā)射極相連，集電極與電源相連，電阻RAP1、RAP2、 RAP3分別連接與QAN3、QAN4和QAN5的發(fā)射極與地之間，QAN6的基極、發(fā)射極與QAN4的集電極、MAN3的漏極相連，電阻RA4和電容CO順次連接于QAN6的基極MP5的源極和MAN4的漏極之間，MP5的漏極與外部電源相連。作為一個(gè)較佳的方案，將誤差放大器電路中的PMOS管MP5柵極與啟動(dòng)電路的第三 PMOS管MP3的柵極相連，這樣，在剛剛上電時(shí)引入失調(diào)電流到誤差放大器電路，以此來縮短啟動(dòng)時(shí)間。此外還有NPN管QN7、匪OS管麗0和電容Cl連接于此帶隙電壓基準(zhǔn)源，其中QN7 的集電極接外部電源，基極與誤差放大器電路輸出端相連，發(fā)射極與MNO漏極相連，MNO源極接地，柵極接于誤差放大器電路中MAN4的柵極中。Cl 一端與地相連，另一端接電壓基準(zhǔn)源的輸出。這里，QN7和MNO作為電壓基準(zhǔn)源的輸出緩沖級，CO作為濾波電容。分別從以下幾個(gè)方面進(jìn)行闡述。1.本實(shí)用新型的電壓基準(zhǔn)源的整體原理說明不考慮基極電流，誤差放大器電路使得Vl = V2，因此電壓基準(zhǔn)源的輸出電壓Vkef 為
Γ] T,T,2R4Ici — IDS MNl — Ic ON3 T^ T^VREF VBE2 + IniV-二-^ + Ids mn1R4 + Ic QN3R4 ⑴
K31Cl其中，N是QMl和QN2的發(fā)射極面積之比，Vt為熱電壓，Idsjni是MN2的漏電流，Icjb3為QNB的猶寸極電流，同時(shí)所有的電阻都是用相同材料實(shí)現(xiàn)的。其中BE結(jié)電壓為Vbe = VG0+mVT- ( η - α ) V1InT(2)[0047]
權(quán)利要求1.一種帶隙電壓基準(zhǔn)源，包括偏置電路、啟動(dòng)電路和一階基準(zhǔn)電路，其特征在于，還包括，溫度補(bǔ)償電路和誤差放大器電路，其中，所述的偏置電路為所述的帶隙電壓基準(zhǔn)源提供偏置電壓，所述的啟動(dòng)電路用于使一階基準(zhǔn)電路正常工作，所述一階基準(zhǔn)電路產(chǎn)生低溫度系數(shù)的基準(zhǔn)電壓，所述的溫度補(bǔ)償電路用于對一階基準(zhǔn)電路進(jìn)行溫度補(bǔ)償，所述誤差放大器電路用于穩(wěn)定一階基準(zhǔn)電路的工作點(diǎn)；所述一階基準(zhǔn)電路包括第一 NPN管、第二 NPN管、第一 PMOS管、第二 PMOS管、第一電阻、 第二電阻、第三電阻和第四電阻；所述的溫度補(bǔ)償電路包括第三NPN管、第一 NMOS管、第五電阻、第六電阻和第七電阻；所述的啟動(dòng)電路包括第四NPN管、第五NPN管、第六NPN管、第三PMOS管、第四PMOS管、 第八電阻、第九電阻和第十電阻；具體連接關(guān)系如下第一 NPN管的基極與第二 NPN管的基極、所述啟動(dòng)電路的第四NPN管的發(fā)射極相連，同時(shí)作為基準(zhǔn)輸出電壓，第一 NPN管和第二 NPN管的集電極分別與第一電阻和第二電阻的一端相連，同時(shí)第一 NPN管和第二 NPN管的集電極分別與誤差放大器電路的負(fù)向輸入端和正向輸入端相連，第一電阻和第二電阻的另一端與第二 PMOS管的漏極相連，第二 PMOS管的源極與外部電源相連，柵極與所述啟動(dòng)電路的第四PMOS管的柵極相連，第一 PMOS管的源極與第二 PMOS管的漏極相連，柵極連接于所述啟動(dòng)電路的第八電阻和第九電阻的之間，漏極與地相連，第一 NPN管的發(fā)射極與第三電阻的一端相連，第三電阻的另一端通過第四電阻接地；第五電阻、第六電阻和第七電阻順次相連于一階基準(zhǔn)電路中第一 NPN管與第二 NPN管的基極與地之間，第三NPN管的集電極與一階基準(zhǔn)電路中第二 NPN管集電極相連，第三NPN 管的基極與第六電阻和第七電阻有共同連接的那一端相連；第一 NMOS管的漏極與第三NPN 管QN6的集電極相連，柵極與第五電阻和第六電阻有共同連接的那一端相連，第三NPN管的發(fā)射極和第一 NMOS管的源極相連，并與一階基準(zhǔn)電路中的第三電阻和第四電阻有共同連接的那一端相連；第五NPN管的基極與集電極短接，并與第六NPN管的發(fā)射極相連，第五NPN管的發(fā)射極與地相連，第六NPN管的基極與集電極短接，并分別連接于第四NPN管的基極和第四PMOS 管管的漏極，第四PMOS管的柵極與偏置電路的一個(gè)輸出端相連，同時(shí)連接于一階基準(zhǔn)電路的第二 PMOS管的柵極，第八電阻、第九電阻和第十電阻順次連接于第四NPN管的發(fā)射極與地之間，第四NPN管的集電極與第三PMOS管的漏極相連，第三PMOS管的柵極與漏極短接， 第三PMOS管和第四PMOS管的源極與外部電源相連。
2.根據(jù)權(quán)利要求1所述的帶隙電壓基準(zhǔn)源，其特征在于，所述的誤差放大器電路包括 NPN 管 QAN1、QAN2、QAN3、QAN4、QAN5 禾口 QAN6，PNP 管 QAPl 禾口 QAP2，PM0S 管 MAP1、MAP2、MAP3、 MAP4、MAP5、MAP6、MAP7 禾口 MP5，NMOS 管 MAN1、MAN2、MAN3 禾口 MAN4，電阻 RAP1、RAP2、RAP3 禾口 RAP4,電容C0，其中，MAPI、MAP3、MAP5和MAP7的源極與電源相連，柵極相連；MAPI、MAP3和 MAP5的漏極分別與MAP2、MAP4和MAP6的源極相連，MAP2、MAP4和MAP6的柵極相連，MP7的漏極與MAN4的漏極相連，并作為誤差放大器電路的輸出端，MAN4的源極與地相連，柵極與 MAN3的漏極相連，MANl、MAN2和MAN3的源極接地，柵極相連；QANl和QAN2的基極為誤差放大器電路的輸入端，集電極與電源相連，QANl的發(fā)射極與QAPl的基極、MANl的漏極相連，QAN2的發(fā)射極與QAP2的基極、MAN2的漏極相連，QAPl和QAP2的發(fā)射極相連，并連接與MAP2 的漏極相連，QAPl的集電極與QAN3的發(fā)射極、MP4的源極相連，QAP2的集電極與QAN4的發(fā)射極相連，QAN3和QAN4的基極、QAN5的發(fā)射極相連，QAN3和QAN4的集電極分別與MAP4和 MAP6的漏極相連，QAN5的基極與QAN3的發(fā)射極相連，集電極與電源相連，電阻RAP1、RAP2、 RAP3分別連接與QAN3、QAN4和QAN5的發(fā)射極與地之間，QAN6的基極、發(fā)射極與QAN4的集電極、MAN3的漏極相連，電阻RA4和電容CO順次連接于QAN6的基極MP5的源極和MAN4的漏極之間，MP5的漏極與外部電源相連。
3.根據(jù)權(quán)利要求2所述的帶隙電壓基準(zhǔn)源，其特征在于，所述的誤差放大器電路中的 PMOS管MP5柵極與所述的啟動(dòng)電路第三PMOS管的柵極相連。
專利摘要本實(shí)用新型公開了一種帶隙電壓基準(zhǔn)源，包括偏置電路、啟動(dòng)電路和一階基準(zhǔn)電路，其特征在于，還包括，溫度補(bǔ)償電路和誤差放大器電路，所述的溫度補(bǔ)償電路包括第三NPN管、第一NMOS管、第五電阻、第六電阻和第七電阻。本實(shí)用新型的帶隙基準(zhǔn)電壓源通過將雙極型器件的集電極電流和亞閾值區(qū)的MOS管漏電流加入到傳統(tǒng)的一階溫度補(bǔ)償帶隙基準(zhǔn)電路中，即通過溫度補(bǔ)償電路中的第三NPN管和第一NMOS管實(shí)現(xiàn)溫度補(bǔ)償，得到基準(zhǔn)電壓，使得輸出基準(zhǔn)電壓具有較小的溫度系數(shù)。
文檔編號G05F1/567GK202177844SQ201120282149
公開日2012年3月28日 申請日期2011年8月5日 優(yōu)先權(quán)日2011年8月5日
發(fā)明者周澤坤, 張波, 明鑫, 王會(huì)影, 王易, 石躍, 蔡小祥, 鮑小亮 申請人:電子科技大學(xué)