專利名稱：一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬集成電路設(shè)計(jì)領(lǐng)域，特別涉及一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，廣泛應(yīng)用在數(shù)?；旌霞呻娐分小?br> 背景技術(shù)：
帶隙基準(zhǔn)電路在集成電路發(fā)展中具有重要作用，它被廣泛應(yīng)用于數(shù)?；旌霞呻娐分?，它的溫度精度和性能直接決定了整體電路的精度和性能，因此提高帶隙基準(zhǔn)電路的精度十分重要。參見圖1，基準(zhǔn)電壓源由一路PTAT信號(hào)和晶體管BE結(jié)電壓求和得到，在該基準(zhǔn)電源電路中，誤差主要來自運(yùn)放的失調(diào)電壓σ (Vos);晶體管之間的匹配誤差σ (Vos，Q);電阻之間的匹配誤差σ (DR);晶體管BE結(jié)電壓絕對(duì)值的分布誤差σ (Vbe);電阻絕對(duì)值的分布誤差σ (Rsh) ο運(yùn)放的失調(diào)電壓誤差σ (Vos)可以通過失調(diào)電路消除，晶體管之間的匹配誤差 (Vos, Q)可以通過DEM (Dynamic Element Matching,動(dòng)態(tài)元件匹配)技術(shù)消除；而晶體管 BE結(jié)電壓的分布誤差σ (Vbe)與工藝有關(guān)，在CMOS工藝中，Vbe隨工藝參數(shù)而變化，如下式所示
T, kT. Ic kT. AVbe(,,Vbe =—In-^ = —In—(I)
q h q RxIs其中電阻R多采用多晶硅電阻，多晶硅電阻R的變化范圍為80% -120%，晶體管反向飽和電流Is變化范圍為70% -130%,由晶體管BE結(jié)電壓Vbe引入的誤差，會(huì)嚴(yán)重影響基準(zhǔn)電壓源的精度。發(fā)明人在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)現(xiàn)上述現(xiàn)有技術(shù)至少存在以下缺點(diǎn)和不足目前常用的片上校準(zhǔn)電路中，多是對(duì)多晶硅電阻進(jìn)行校正，而鮮見對(duì)晶體管反向飽和電流Is進(jìn)行校正，目前對(duì)晶體管反向飽和電流Is進(jìn)行校正的技術(shù)局限于工藝校正，工藝上對(duì)晶體管反向飽和電流Is進(jìn)行校正，增加了工藝難度以及顯著增加工藝成本。

發(fā)明內(nèi)容
本發(fā)明提供了一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，本發(fā)明實(shí)現(xiàn)了對(duì)多晶硅電阻和晶體管反向飽和電流I S的校正，降低了工藝難度和工藝成本，避免了對(duì)基準(zhǔn)電壓源精度的影響，詳見下文描述一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，所述電路包括電流源、第一可編程電流源、第二可編程電流源、數(shù)字邏輯電路、比較器、片外參考電阻、片內(nèi)多晶硅電阻和阱電阻，所述電流源的一端與所述片外參考電阻的一端相連，所述片外參考電阻的另一端接地，所述電流源的另一端接電源；所述第一可編程電流源的一端分別與所述片內(nèi)多晶硅電阻的一端和所述數(shù)字邏輯電路相連，所述片內(nèi)多晶硅電阻的另一端接地，所述第一可編程電流源的另一端接所述電源，所述片內(nèi)多晶硅電阻的一端和所述比較器的正極性端相連；所述第二可編程電流源的一端分別與所述阱電阻的一端和所述數(shù)字邏輯電路相連，所述阱電阻的另一端接地，所述第二可編程電流源的另一端接所述電源，所述阱電阻的一端和所述比較器的正極性端相連；所述參考電平和所述比較器的負(fù)極性端相連；所述比較器的輸出端和所述數(shù)字邏輯電路相連；所述數(shù)字邏輯電路輸出校準(zhǔn)碼，其中，所述數(shù)字邏輯電路具體為逐次逼近數(shù)字邏輯電路。所述比較器包括第一比較器和第二比較器，所述片內(nèi)多晶硅電阻的一端和所述第一比較器的正極性端相連，所述阱電阻的一端和所述第二比較器的正極性端相連，所述參考電平分別與所述第一比較器的負(fù)極性端和所述第二比較器的負(fù)極性端相連，所述第一比較器的輸出端和所述第二比較器的輸出端分別與所述數(shù)字邏輯電路相連。所述片外參考電阻具體為外部精準(zhǔn)電阻，所述外部精準(zhǔn)電阻的精度達(dá)到O. 2%以上。本發(fā)明提供的技術(shù)方案的有益效果是通過數(shù)字邏輯電路輸出的校準(zhǔn)碼對(duì)多晶硅電阻和晶體管反向飽和電流的校準(zhǔn)，降低了因工藝偏差引起的帶隙基準(zhǔn)電路精度問題，節(jié)約了芯片面積，實(shí)現(xiàn)了高精度的帶隙基準(zhǔn)電路，降低了工藝難度和工藝成本，避免了對(duì)基準(zhǔn)電壓源精度的影響，滿足了實(shí)際應(yīng)用中的需要。


圖I是現(xiàn)有技術(shù)提供的基準(zhǔn)電壓源的工作原理示意圖；圖2是本發(fā)明提供的片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路結(jié)構(gòu)圖。附圖中，各標(biāo)號(hào)所代表的部件列表如下I:第一可編程電流源；2:第二可編程電流源3 電流源；4 :數(shù)字邏輯電路；5 :比較器；Rref :片外參考電阻；Rpoly :片內(nèi)多晶硅電阻；Rnwell:阱電阻；Vref :參考電平；VDD :電源；51:第一比較器；52:第二比較器。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。為了降低工藝難度和工藝成本，避免對(duì)基準(zhǔn)電壓源精度的影響，本發(fā)明實(shí)施例提供了一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，詳見下文描述本發(fā)明實(shí)施例利用片上自校準(zhǔn)電路對(duì)多晶硅電阻R和晶體管反向飽和電流Is進(jìn)行校正。參見圖1，參考電平Vref可表示為Vref = Vbe2 +^±^AVbe2 = Vb°e2-In^-In^aAVbe2( 2 )
Kl其中，X和y代表多晶硅電阻R和三極管反向飽和電流Is的變化，通常多晶硅電阻變化范圍X在±20%，三極管反向飽和電流Is變化范圍y在±30%。X和y的自然對(duì)數(shù)分布代表多晶硅電阻R和三極管反向飽和電流Is的變化對(duì)晶體管BE結(jié)壓降的影響，本發(fā)明實(shí)施例的目的就是消除或減小誤差源X和I的影響。參見圖2，一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，該電路包括電流源3、第一可編程電流源I、第二可編程電流源2、數(shù)字邏輯電路4、比較器5、片外參考電阻Rref、片內(nèi)多晶娃電阻Rpoly和講電阻Rnwell,電流源3的一端與片外參考電阻Rref的一端相連，片外參考電阻Rref的另一端接地，電流源3的另一端接電源VDD ;第一可編程電流源I的一端分別與片內(nèi)多晶硅電阻 Rpoly的一端和數(shù)字邏輯電路4相連，片內(nèi)多晶硅電阻Rpoly的另一端接地，第一可編程電流源I的另一端接電源VDD，片內(nèi)多晶硅電阻Rpoly的一端和比較器5的正極性端相連； 第二可編程電流源2的一端分別與阱電阻Rnwell的一端和數(shù)字邏輯電路4相連，阱電阻 Rnwell的另一端接地，第二可編程電流源2的另一端接電源VDD，阱電阻Rnwell的一端和比較器5的正極性端相連；參考電平Vref和比較器5的負(fù)極性端相連；比較器5的輸出端和數(shù)字邏輯電路4相連；數(shù)字邏輯電路4輸出校準(zhǔn)碼，其中，數(shù)字邏輯電路4具體為逐次逼近數(shù)字邏輯電路。其中，比較器5具體包括第一比較器51和第二比較器52，片內(nèi)多晶硅電阻Rpoly的一端和第一比較器51的正極性端相連，阱電阻Rnwell 的一端和第二比較器52的正極性端相連，參考電平Vref分別與第一比較器51的負(fù)極性端和第二比較器52的負(fù)極性端相連,第一比較器51的輸出端和第二比較器52的輸出端分別與數(shù)字邏輯電路4相連。進(jìn)一步地，為了取得較高的精度，片外參考電阻Rref優(yōu)選為外部精準(zhǔn)電阻，外部精準(zhǔn)電阻的精度達(dá)到O. 2%以上。通過該片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路輸出的校準(zhǔn)碼消除了多晶硅電阻和晶體管由于工藝角偏差帶來的誤差。下面結(jié)合圖2對(duì)多晶硅電阻和晶體管反向飽和電流的校正原理進(jìn)行分析說明，詳見下文描述I、對(duì)多晶硅電阻的校正過程片內(nèi)多晶硅電阻Rpoly的偏差主要來自于尺寸偏差和工藝偏差，版圖上通過選擇線寬較寬的電阻類型，同時(shí)通過合理的版圖布局，可以有效地減小由于尺寸偏差帶來的誤差，因此片內(nèi)多晶硅電阻Rpoly的誤差主要于工藝角的偏差，在設(shè)計(jì)時(shí)片外參考電阻Rref 和片內(nèi)多晶硅電阻Rpoly在tt工藝角下電阻值相等，相同的電流源流經(jīng)這兩個(gè)電阻，在電阻上產(chǎn)生相等的壓降，如果工藝角變化，比如在ff工藝角下，片內(nèi)多晶硅電阻Rpoly的阻值會(huì)變小，此時(shí)片內(nèi)多晶硅電阻Rpoly上的壓降會(huì)小于片外參考電阻Rref上的壓降，經(jīng)第一比較器51判斷，通過逐次逼近數(shù)字邏輯電路4調(diào)整電流源的大小，最終使片內(nèi)多晶硅電阻 Rpoly上的壓降和片外參考電阻Rref的壓降相等，此時(shí)第一可編程電流源I中記載了片內(nèi)多晶硅電阻Rpoly的變化信息，可用此變化信息即數(shù)字邏輯電路4輸出的校準(zhǔn)碼，對(duì)片內(nèi)多晶硅電阻Rpoly進(jìn)行校正。例如若判斷片內(nèi)多晶硅電阻Rpoly工作在ff工藝角，則因?yàn)樵诖斯に嚱莊f下，片內(nèi)多晶硅電阻Rpoly的阻值減小，此時(shí)根據(jù)可編程電流源I中記載的信息即數(shù)字邏輯電路4輸出的校準(zhǔn)碼，增大片內(nèi)多晶硅電阻Rpoly的阻值。例如數(shù)字邏輯電路4輸出的校準(zhǔn)碼為11時(shí)，表示可編程電流源增大了 3ΛΙ，根據(jù)片外參考電阻Rref、參考
5電流值和3 Δ I,可計(jì)算出片內(nèi)多晶娃電阻Rpoly的減小量,這樣可對(duì)片內(nèi)多晶娃電阻Rpoly 進(jìn)行補(bǔ)償，調(diào)整片內(nèi)多晶硅電阻Rpoly的阻值，即可彌補(bǔ)因工藝角偏差帶來的誤差，將片內(nèi)多晶硅電阻Rpoly校準(zhǔn)到片外參考電阻Rref。2、對(duì)晶體管反向飽和電流的校正過程在η講CMOS工藝中，pnp三極管基極由襯底_n講-p+擴(kuò)散形成，因此可通過檢測(cè)阱電阻Rnwell的變化判斷晶體管所處的工藝角，根據(jù)工藝角的不同，選擇合適的晶體管發(fā)射極電流Ie值來調(diào)整三極管BE結(jié)壓降。檢測(cè)阱電阻Rnwell的方法和檢測(cè)多晶硅電阻的方法一樣。在設(shè)計(jì)時(shí)片外參考電阻Rref和阱電阻Rnwell在tt工藝角下電阻值相等， 相同的電流源流經(jīng)這兩個(gè)電阻，在電阻上產(chǎn)生相等的壓降，如果工藝角變化，比如在ff工藝角下，阱電阻Rnwell會(huì)變小，此時(shí)阱電阻Rnwell上的壓降會(huì)小于片外參考電阻Rref上的壓降，經(jīng)第二比較器52，通過逐次逼近數(shù)字邏輯電路4調(diào)整電流源的大小，最終使阱電阻 Rnwell上的壓降和片外參考電阻Rref的壓降相等，此時(shí)第二可編程電流源2中記載了阱電阻Rnwell的變化信息，可通過此信息即數(shù)字邏輯電路4輸出的校準(zhǔn)碼，判斷阱電阻Rnwell 工作在哪個(gè)工藝角，進(jìn)而判斷晶體管工作在哪個(gè)工藝角。例如若判斷晶體管工作在ff工藝角，則因?yàn)樵诖斯に嚱莊f下，晶體管反向飽和電流Is減小，Vbe變大，此時(shí)根據(jù)第二可編程電流源2中記載的信息即數(shù)字邏輯電路4輸出的校準(zhǔn)碼，減小晶體管發(fā)射極電流，從而減小Vbe，使其不發(fā)生變化。例如數(shù)字邏輯電路4輸出的校準(zhǔn)碼為11時(shí)，表示可編程電流源 2增大了，相應(yīng)地表示阱電阻Rnwell減小了，可判斷pnp晶體管工作在ff工藝角下，此時(shí)可計(jì)算出晶體管發(fā)射極電流Ie應(yīng)減小的量，調(diào)整晶體管發(fā)射極電流Ie，從而減小Vbe，使其不發(fā)生變化。其中，具體實(shí)現(xiàn)時(shí)，可以根據(jù)實(shí)際應(yīng)用中的需要設(shè)定校準(zhǔn)碼，以及每個(gè)校準(zhǔn)碼代表的含義，例如當(dāng)對(duì)多晶硅電阻進(jìn)行校準(zhǔn)時(shí)，校準(zhǔn)碼為11表示可編程電流源增大了 3ΛΙ ;當(dāng)對(duì)晶體管反向飽和電流進(jìn)行校準(zhǔn)時(shí)，校準(zhǔn)碼為11表示阱電阻Rnwell減小了，還可以根據(jù)實(shí)際應(yīng)用中的需要設(shè)定為其他的校準(zhǔn)碼，本發(fā)明實(shí)施例對(duì)此不做限制。綜上所述，本發(fā)明實(shí)施例提供了一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，通過數(shù)字邏輯電路輸出的校準(zhǔn)碼對(duì)多晶硅電阻和晶體管反向飽和電流的校準(zhǔn)，降低了因工藝偏差引起的帶隙基準(zhǔn)電路精度問題，節(jié)約了芯片面積，實(shí)現(xiàn)了高精度的帶隙基準(zhǔn)電路，降低了工藝難度和工藝成本，避免了對(duì)基準(zhǔn)電壓源精度的影響，滿足了實(shí)際應(yīng)用中的需要。本領(lǐng)域技術(shù)人員可以理解附圖只是一個(gè)優(yōu)選實(shí)施例的示意圖，上述本發(fā)明實(shí)施例序號(hào)僅僅為了描述，不代表實(shí)施例的優(yōu)劣。以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，其特征在于，所述電路包括電流源(3)、第一可編程電流源(I)、第二可編程電流源(2)、數(shù)字邏輯電路(4)、比較器(5)、片外參考電阻 (Rref)、片內(nèi)多晶娃電阻(Rpoly)和講電阻(Rnwell),所述電流源(3)的一端與所述片外參考電阻(Rref)的一端相連，所述片外參考電阻 (Rref)的另一端接地，所述電流源(3)的另一端接電源(VDD);所述第一可編程電流源(I) 的一端分別與所述片內(nèi)多晶硅電阻(Rpoly)的一端和所述數(shù)字邏輯電路(4)相連，所述片內(nèi)多晶硅電阻(Rpoly)的另一端接地，所述第一可編程電流源(I)的另一端接所述電源 (VDD)，所述片內(nèi)多晶硅電阻(Rpoly)的一端和所述比較器(5)的正極性端相連；所述第二可編程電流源(2)的一端分別與所述阱電阻(Rnwell)的一端和所述數(shù)字邏輯電路(4) 相連，所述阱電阻(Rnwell)的另一端接地，所述第二可編程電流源(2)的另一端接所述電源(VDD)，所述阱電阻(Rnwell)的一端和所述比較器(5)的正極性端相連；所述參考電平 (Vref)和所述比較器(5)的負(fù)極性端相連；所述比較器(5)的輸出端和所述數(shù)字邏輯電路 ⑷相連；所述數(shù)字邏輯電路⑷輸出校準(zhǔn)碼，其中，所述數(shù)字邏輯電路⑷具體為逐次逼近數(shù)字邏輯電路。
2.根據(jù)權(quán)利要求I所述的一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，其特征在于，所述比較器(5)包括第一比較器(51)和第二比較器(52),所述片內(nèi)多晶硅電阻(Rpoly)的一端和所述第一比較器(51)的正極性端相連，所述阱電阻(Rnwell)的一端和所述第二比較器(52)的正極性端相連，所述參考電平(Vref)分別與所述第一比較器(51)的負(fù)極性端和所述第二比較器(52)的負(fù)極性端相連，所述第一比較器(51)的輸出端和所述第二比較器(52)的輸出端分別與所述數(shù)字邏輯電路(4)相連。
3.根據(jù)權(quán)利要求I所述的一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，其特征在于，所述片外參考電阻(Rref)具體為外部精準(zhǔn)電阻，所述外部精準(zhǔn)電阻的精度達(dá)到0.2%以上。
全文摘要
本發(fā)明公開了一種片上自校準(zhǔn)高精度帶隙基準(zhǔn)電路，電流源一端與片外參考電阻的一端相連，片外參考電阻的另一端接地，電流源的另一端接電源；第一可編程電流源的一端分別片內(nèi)多晶硅電阻的一端和數(shù)字邏輯電路相連，片內(nèi)多晶硅電阻的另一端接地，第一可編程電流源的另一端接電源，片內(nèi)多晶硅電阻的一端和比較器的正極性端相連；第二可編程電流源的一端分別與阱電阻的一端和數(shù)字邏輯電路相連，阱電阻的另一端接地，第二可編程電流源的另一端接電源，阱電阻的一端和比較器的正極性端相連；參考電平和比較器的負(fù)極性端相連；比較器的輸出端和數(shù)字邏輯電路相連，數(shù)字邏輯電路輸出校準(zhǔn)碼。本發(fā)明降低了工藝難度和工藝成本，提高了基準(zhǔn)電壓源的精度。
文檔編號(hào)G05F1/56GK102591396SQ201210076358
公開日2012年7月18日 申請(qǐng)日期2012年3月21日 優(yōu)先權(quán)日2012年3月21日
發(fā)明者孫燁輝, 高靜 申請(qǐng)人:天津大學(xué)