專利名稱：一種fpga處理器及pid膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器的制作方法
技術(shù)領(lǐng)域：
本申請涉及自動化控制領(lǐng)域，特別涉及一種FPGA處理器及PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器。
背景技術(shù)：
PID(比例-積分-微分)神經(jīng)元網(wǎng)絡(luò)是一種多層前向神經(jīng)網(wǎng)絡(luò)，由比例、積分和微分神經(jīng)元相互連接構(gòu)成，適用于多種類型的系統(tǒng)控制，且不需要測量或辨識被控對象的內(nèi)部結(jié)構(gòu)和參數(shù)，具有常規(guī)控制器無法比擬的優(yōu)點。其兼有PID與神經(jīng)網(wǎng)絡(luò)的共同優(yōu)點，如訓(xùn)練時間短，動態(tài)性能好，層次結(jié)構(gòu)清晰等，應(yīng)用于復(fù)雜的控制系統(tǒng)可取得優(yōu)良性能，但其后向傳播算法限制了該模型的廣泛應(yīng)用。后向傳播算法即梯度下降法，該算法全局搜索能力弱，易陷入局部最優(yōu)值，且訓(xùn)練結(jié)果與初始權(quán)重的選取和學(xué)習步長的取值密切相關(guān)。PID神經(jīng)元網(wǎng)絡(luò)控制器設(shè)計的目的是通過訓(xùn)練過程在權(quán)值的解空間中尋找出最優(yōu)值，使得跟蹤誤差最小，從而也是一種優(yōu)化問題。膜計算又稱P系統(tǒng)，這種系統(tǒng)能以最大的并行度完成計算，其計算效率將遠遠超過現(xiàn)在的電子計算機。所以膜計算作為一種并行的、分布式的計算模型，具有應(yīng)用到優(yōu)化領(lǐng)域的巨大潛力。目前，神經(jīng)網(wǎng)絡(luò)控制器采用如基于膜計算的PSO(粒子群)優(yōu)化算法求解一個或多個特定目標函數(shù)下的最優(yōu)值，并依據(jù)該最優(yōu)值對待控制系統(tǒng)進行控制，初始條件為待求最優(yōu)值的取值范圍。但上述優(yōu)化算法在進行尋優(yōu)時，由于每層基本膜的慣性權(quán)值具有固定性，在參與尋優(yōu)的粒子較少時，會使得尋優(yōu)獲取的個體最優(yōu)值對應(yīng)的粒子趨于具有共同特征值的粒子(即趨同性)，導(dǎo)致尋優(yōu)過程提早結(jié)束，且獲取的最優(yōu)粒子的最優(yōu)解誤差較大，從而影響最優(yōu)解的準確性。同時，目前基于上述優(yōu)化算法的PID神經(jīng)網(wǎng)絡(luò)控制器一般采用以DSP為代表的微處理器進行優(yōu)化算法運行。但該微處理器大多為運行單任務(wù)的系統(tǒng)，或者是以軟件進行計算的系統(tǒng)，無法進行高速的并行計算，使得上述算法進行尋優(yōu)的運行效率降低。

發(fā)明內(nèi)容
本申請所要解決的技術(shù)問題是提供一種FPGA處理器及PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器，用以解決現(xiàn)有技術(shù)中基于膜計算的PSO優(yōu)化算法在進行尋優(yōu)時，由于每層基本膜的慣性權(quán)值具有固定性，在參與尋優(yōu)的粒子較少時，會使得尋優(yōu)獲取的個體最優(yōu)值對應(yīng)的粒子趨于具有共同特征值的粒子(即趨同性)，導(dǎo)致尋優(yōu)過程提早結(jié)束，且獲取的最優(yōu)粒子的最優(yōu)解誤差較大，從而影響最優(yōu)解的準確性的技術(shù)問題，同時，用以解決現(xiàn)有基于膜計算的PSO優(yōu)化算法的微處理器大多為運行單任務(wù)的系統(tǒng)，或者是以軟件進行計算的系統(tǒng)，無法進行高速的并行計算，使得上述算法進行尋優(yōu)的運行效率降低的計算問題。本申請?zhí)峁┝艘环N現(xiàn)場可編程門陣列FPGA處理器，包括粒子分配單元、粒子更新單元、最優(yōu)粒子獲取單元及邏輯判斷單元，其中、
所述粒子分配單元，用于將等效為粒子的備選解隨機分配至多層基本膜中，每層基本膜包括至少一個粒子，觸發(fā)所述粒子更新單元；所述粒子更新單元，用于計算所述粒子的適應(yīng)度值，更新所述每層基本膜的慣性權(quán)值，并依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜的各粒子速度值和各粒子位置值，觸發(fā)所述最優(yōu)粒子獲取單元；所述最優(yōu)粒子獲取單元，用于依據(jù)所述適應(yīng)度值、所述慣性權(quán)值、所述各粒子速度值及所述各粒子位置值獲取最優(yōu)粒子，觸發(fā)所述邏輯判斷單元；所述邏輯判斷單元，用于判斷所述最優(yōu)粒子是否滿足預(yù)設(shè)的選取規(guī)則，如果是，獲取所述最優(yōu)粒子中的最優(yōu)解，否則，重新觸發(fā)所述粒子更新單元依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜各粒子速度值和各粒子位置值。上述FPGA處理器，優(yōu)選地，所述粒子更新單元包括慣性權(quán)值更新子單元、適應(yīng)度值獲取子單元、粒子速度值更新子單元及粒子位置值更新子單元，其中所述慣性權(quán)值更新子單元,用于利用《 = Wmax-(Wmax-Wmin) X (t+1)/I2更新所述每層基本膜的慣性權(quán)值；其中，Wmax為預(yù)設(shè)的粒子最大慣性權(quán)值，Wmin為預(yù)設(shè)的粒子最小慣性權(quán)值，I2為所述每層基本膜的迭代次數(shù)總數(shù)，t為所述每層基本膜的迭代次數(shù)，CO為所述慣性權(quán)值；所述適應(yīng)度值獲取子單元，用于計算所述粒子的適應(yīng)度值；所述粒子速度值更新子單元，用于依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜的中各粒子速度值；所述粒子位置值更新子單元，用于依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜中各粒子位置值。上述FPGA處理器，優(yōu)選地，所述最優(yōu)粒子獲取單元包括初始化處理子單元、個體最優(yōu)值更新子單元、群體最優(yōu)值更新子單元及交流規(guī)則執(zhí)行子單元，其中所述初始化處理子單元，用于初始化所述每層基本膜中的群體最優(yōu)值和各個粒子的個體最優(yōu)值及全體最優(yōu)值，觸發(fā)所述個體最優(yōu)值更新單元；所述個體最優(yōu)值更新子單元，用于依據(jù)所述適應(yīng)度值、所述各粒子速度值及所述各粒子位置值，更新所述每層基本膜中各個粒子的個體最優(yōu)值，觸發(fā)所述群體最優(yōu)值更新子單元；所述群體最優(yōu)值更新子單元，用于依據(jù)所述適應(yīng)度值和所述每層基本膜中各個粒子的個體最優(yōu)值，更新所述每層基本膜的群體最優(yōu)值，觸發(fā)所述交流規(guī)則執(zhí)行子單元；所述交流規(guī)則執(zhí)行子單元，用于將所述每層基本膜中與該層基本膜的群體最優(yōu)值相對應(yīng)的粒子依據(jù)預(yù)設(shè)的交流規(guī)則傳送至表層膜中，依據(jù)所述表層膜中的粒子的個體最優(yōu)值及所述全體最優(yōu)值，獲取最優(yōu)粒子。上述FPGA處理器，優(yōu)選地，還包括變異粒子處理單元；所述變異粒子處理單元，由所述粒子更新單元觸發(fā)，用于判斷所述每層基本膜中的各個粒子是否滿足預(yù)設(shè)變異規(guī)則，對所述滿足所述變異規(guī)則的粒子進行變異處理，觸發(fā)所述最優(yōu)粒子獲取單元。上述FPGA處理器，優(yōu)選地，所述邏輯判斷單元包括粒子各維值解析子單元、邏輯判斷子單元及邏輯執(zhí)行子單元，其中
所述各維值解析子單元，用于解析所述最優(yōu)粒子攜帶的各維值，依據(jù)所述各維值對被控制系統(tǒng)進行運行控制，獲取運行結(jié)果；所述邏輯判斷子單元，用于判斷所述運行結(jié)果是否滿足預(yù)設(shè)的選取規(guī)則；所述邏輯執(zhí)行子單元，用于當所述運行結(jié)果滿足所述選取規(guī)則時，獲取所述最優(yōu)粒子中的最優(yōu)解；以及用于當所述運行結(jié)果不滿足所述選取規(guī)則時，重新觸發(fā)所述粒子更新單元包括所述每層基本膜的慣性權(quán)值、各粒子速度值和各粒子位置值。本申請還提供了一種PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器，用于被控制系統(tǒng)，所述PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器包括如上述任意一項所述的FPGA處理器、A/D轉(zhuǎn)換單元和中央處理單元，其中所述中央處理單元，用于將備選解發(fā)送至FPGA處理器，并觸發(fā)所述A/D轉(zhuǎn)換單元;所述A/D轉(zhuǎn)換單元，用于對所述被控制系統(tǒng)的參數(shù)進行采集，并將采集的參數(shù)發(fā)送至所述FPGA處理器，由所述FPGA處理器獲取最優(yōu)解并將所述最優(yōu)解發(fā)送至所述中央處理單元，由所述中央處理單元依據(jù)所述最優(yōu)解對被控制系統(tǒng)進行運行控制。上述PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器，優(yōu)選地，還包括時鐘控制單元；所述時鐘控制單元，用于對所述FPGA處理器進行最優(yōu)解計算提供時鐘信號。由上述方案可知，本申請?zhí)峁┑囊环NFPGA處理器基于變異粒子群算法的膜優(yōu)化算法，通過計算參與尋優(yōu)的粒子適應(yīng)度值，更新每層基本膜的慣性權(quán)值，使得在參與尋優(yōu)的粒子較少時，避免尋優(yōu)獲取的個體最優(yōu)值對應(yīng)的粒子趨于具有共同特征值的粒子，即趨同性，從而避免獲取的最優(yōu)粒子的最優(yōu)解誤差偏大，提高了最優(yōu)解的準確性。進一步的，本申請?zhí)峁┑囊环NFPGA處理器基于變異粒子群算法的膜優(yōu)化算法，通過對參與尋優(yōu)的粒子進行變異判斷，并對變異的粒子進行校正處理，更進一步的避免由于粒子變異被忽略導(dǎo)致的尋優(yōu)結(jié)果趨同性的情況，提高了最優(yōu)解的準確性。更進一步的，本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器基于變異粒子群算法的膜優(yōu)化算法的FPGA處理器，能夠進行高速的并行計算，從而提高了尋優(yōu)的運行效率。當然，實施本申請的任一產(chǎn)品并不一定需要同時達到以上所述的所有優(yōu)點。


為了更清楚地說明本申請實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本申請?zhí)峁┑囊环NFPGA處理器實施例一的結(jié)構(gòu)示意圖；圖2為本申請?zhí)峁┑囊环NFPGA處理器實施例一的另一結(jié)構(gòu)示意圖；圖3為本申請?zhí)峁┑囊环NFPGA處理器實施例一的另一結(jié)構(gòu)不意圖；圖4為本申請?zhí)峁┑囊环NFPGA處理器實施例二的結(jié)構(gòu)示意圖；圖5為本申請?zhí)峁┑囊环NFPGA處理器實施例三的結(jié)構(gòu)示意圖；圖6為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例一的結(jié)構(gòu)示意圖；
圖7為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例一的部分實現(xiàn)電路拓撲圖；圖8為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例一的部分實現(xiàn)電路拓撲圖；圖9為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的結(jié)構(gòu)示意圖；圖10為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的部分實現(xiàn)電路拓撲圖；圖11為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一結(jié)構(gòu)示意圖；圖12為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一部分實現(xiàn) 電路拓撲圖；圖13為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一結(jié)構(gòu)示意圖；圖14為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一部分實現(xiàn)電路拓撲圖；圖15為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的仿真曲線圖；圖16為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一仿真曲線圖；圖17為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一仿真曲線圖；圖18為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一仿真曲線圖；圖19為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的另一仿真曲線圖；圖20為本申請?zhí)峁┑囊环NPID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器實施例二的誤差曲線圖。
具體實施例方式下面將結(jié)合本申請實施例中的附圖,對本申請實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例。基于本申請中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護的范圍。本申請?zhí)峁┑囊环NFPGA處理器及PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器是基于變異粒子群算法的膜優(yōu)化算法，采用變異的粒子群算法和膜優(yōu)化算法相結(jié)合，在備選解空間中進行尋優(yōu)獲取最優(yōu)值。其中，膜優(yōu)化算法是一種具有層次結(jié)構(gòu)的分布式、并行計算模型。而現(xiàn)有技術(shù)中基于膜優(yōu)化算法的正常PSO算法的優(yōu)化過程一般包括Stepl :初始化參數(shù)、備選解的取值范圍和膜結(jié)構(gòu)，定義膜結(jié)構(gòu)為單層膜結(jié)構(gòu)[(![J1, L2] 2^ [山，...，[m]m](i，其中包含m層基本膜和表層膜O。其中，基本膜的數(shù)量為m，每層基本膜都有其各自的迭代次序。Step2 :獲取包含n個等效為粒子備選解的種群，將種群中各個粒子隨機分配到m層基本膜中，且每層基本膜內(nèi)至少有一個粒子，表層膜為空。初始化如下
w0 =入；w\ = cIxcIicI , '''cInl ^ Ii1 < n ；w2 ~ ^ni+i^ni+2m mm^n2 ^ Xi1^n2 < n ；
......Wm = cInim_r)+2 '"cInm，1^+ +. + < n ;其中，qi(i = 1，2，...，n)為各層基本膜中的粒子個體。Step3 :預(yù)設(shè)每層基本膜中第t代時第i個粒子的個體最優(yōu)值/41及表示第t代時群體最優(yōu)值，每層基本膜內(nèi)分別獨立使用PSO算法的尋優(yōu)規(guī)則進行尋優(yōu)，利用如下公式獲取粒子的位置值和速度值
rnn” I I V'M) = wv'° + (尸 H — x'°) + % (G= — x'^
Ixf+1) =xf}+vf+1)其中，i = 1，2，. . .，n為種群中粒子序數(shù);G^為第t代時群體最優(yōu)值;w為固定的慣性權(quán)重，表示粒子保持運動慣性；Cl，C2分別為預(yù)設(shè)的加速度因子，通常在區(qū)間
取值；!^，巧為在區(qū)間
變化的隨機數(shù)Aw為第i個粒子在第t代時的速度值，在區(qū)間[-Vdmax，Vd max]取值為第i個粒子在第t代時的位置值。Step4:依據(jù)每層基本膜中粒子的個體最優(yōu)值及所述，獲取每層基本膜中的最優(yōu)粒子，每層基本膜與表層膜執(zhí)行交流規(guī)則，即每層基本膜中的最優(yōu)粒子輸出到表層膜中(表層膜中共有m個粒子)，在所述傳輸至表層膜的粒子中選出群體最優(yōu)粒子，并將該群體最優(yōu)粒子的個體極值和群體極值返回到各層基本膜中影響下一代個體的更新，從而更好的實現(xiàn)種群的進化。Step5 :判斷上述群體最優(yōu)粒子是否滿足終止條件，如果是，則停止尋優(yōu)算法，表層膜輸出優(yōu)化結(jié)果，否則返回執(zhí)行Step3。需要說明的是，上述方法在進行尋優(yōu)時，慣性權(quán)值w取值是固定的。由于每層基本膜的慣性權(quán)值相同且具有固定性，在參與尋優(yōu)的粒子較少時，會使得尋優(yōu)獲取的個體最優(yōu)值對應(yīng)的粒子趨于具有共同特征值的粒子(即趨同性)，導(dǎo)致尋優(yōu)過程提早結(jié)束，且獲取的最優(yōu)粒子的最優(yōu)解誤差較大，從而影響最優(yōu)解的準確性。其中，趨同性是指每個粒子的個體最優(yōu)值具有越來越多的共同值，及每個粒子的個體最優(yōu)值越來越像。采用PSO算法以鳥群覓食為例鳥群在飛行中覓食，首先每只鳥要依據(jù)自己以往的飛行經(jīng)驗來判斷最好的食物在哪個方向(個體最優(yōu)值)，同時，每只鳥之間也要交流各自所判斷的最好食物所在的方位，整個鳥群通過彼此交流討論作出飛行方向的判斷(群體最優(yōu)值)。當鳥類數(shù)量較少時，能夠進行交流的信息源較少，從而整個群體尋找食物過程中，在進行飛行方向判斷的時候能夠發(fā)表不同建議的粒子就越來越少，整個群體作出的判斷就越來越像，這就是所謂的趨同性。參考圖1，其示出了本申請?zhí)峁┑囊环NFPGA處理器實施例一的結(jié)構(gòu)示意圖，所述FPGA處理器可以包括粒子分配單元101、粒子更新單元102、最優(yōu)粒子獲取單元103及邏輯判斷單元104，其中所述粒子分配單元101，用于將等效為粒子的備選解隨機分配至多層基本膜中，每層基本膜包括至少一個粒子，觸發(fā)所述粒子更新單元102。
其中，在所述FPGA處理器進行基于變異粒子群算法的膜優(yōu)化算法尋優(yōu)前，首先設(shè)定尋優(yōu)過程參數(shù)，包括膜結(jié)構(gòu)[丄]p [2]2，[3]3，. . ，[丄]。、基本膜的數(shù)據(jù)量m、表層膜的迭代次數(shù)I1、每層基本膜的迭代次數(shù)I2、粒子速度的最大值Vmax和最小值Vmin、加速度因子Cl，C2 (通常在區(qū)間
取值)、在區(qū)間
變化的隨機數(shù)ri，r2等。其中，等效為粒子的備選解組成粒子種群，由所述粒子分配單元101將種群中各個粒子隨機分配至m層表層膜中，每層表層膜至少有一個粒子個體，且表層膜為空，初始化如下O0 =入；= cIxcIicIi, 5 Ii1 < n ；= cInl-^XcInl+! -cIn1，1^+ < n ;
......c0M = cIn(m_r)+2---cInm，1^+ +. . . +nm < n ；其中，qi(i = 1，2，. . .，n)為每層基本膜中第i個粒子個體。所述粒子更新單元102，用于計算所述粒子的適應(yīng)度值，更新所述每次基本膜的慣性權(quán)值，并依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜各粒子速度值和各粒子位置值，觸發(fā)所述最優(yōu)粒子獲取單元103。其中，參考圖2，其示出了本申請通過的一種FPGA處理器實施例一的另一結(jié)構(gòu)示意圖，基于如圖I所示的FPGA處理器，其中，所述粒子更新單元102可以包括慣性權(quán)值更新子單元121、適應(yīng)度值獲取子單元122、粒子速度值更新子單元123及粒子位置值更新子單元124，其中所述慣性權(quán)值更新子單元121，用于更新每層基本膜的慣性權(quán)值。其中，本申請實施例一中所述每層基本膜的慣性權(quán)值并非固定不變，它與本膜結(jié)構(gòu)中的基本膜的迭代次數(shù)及迭代次序相關(guān)。所述慣性權(quán)值更新子單元121在進行所述每層基本膜的慣性權(quán)值更新時可以通過利用《 = Wmax-(Wmax-Wmin) X (t+1)/I2更新所述每層基本膜的慣性權(quán)值；其中，Wniax為預(yù)設(shè)的粒子最大慣性權(quán)值,Wniin為預(yù)設(shè)的粒子最小慣性權(quán)值，I2為所述每層基本膜的迭代次數(shù)總數(shù)，t為所述每層基本膜的迭代次數(shù)，0)為所述慣性權(quán)值。所述適應(yīng)度值獲取子單元122，用于計算所述粒子的適應(yīng)度值。其中，適應(yīng)度值是指所需優(yōu)化的系統(tǒng)或?qū)ο蠹幢豢刂葡到y(tǒng)的性能指標函數(shù)值，一般包括最小指標值和最大指標值，在本算法中所述粒子更新單元102選取最小指標值作為適應(yīng)度值。所述粒子速度值更新子單元123，用于依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜的中各粒子速度值。所述粒子位置值更新子單元124，用于依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜中各粒子位置值。其中，所述每層基本膜中各個粒子具有其各自的速度值和位置值。依據(jù)所述適應(yīng)度值更新所述每層基本膜的各粒子速度值和各粒子位置值可以依據(jù)所述適應(yīng)度值，利用vf+1) +cMpZ-^ + c^iG^-x^Rx^ = +v^，計算每層基本膜的各粒子速度值和各粒子位置值；
其中，W為所述每層基本膜的慣性權(quán)值，G=,為第t代時群體最優(yōu)值，/41為第t代時第i個粒子的個體最優(yōu)值，為第i個粒子在第t代時的位置值，為第i個粒子在第t代時的速度值，在區(qū)間[-Vd _，Vd _]取值，<+1)為第i個粒子在t+1代時的位置值，v；^+1)為第i個粒子在第t+1代時的速度值。所述最優(yōu)粒子獲取單元103，用于依據(jù)所述適應(yīng)度值、所述各粒子速度值及所述各粒子位置值獲取最優(yōu)粒子，觸發(fā)所述邏輯判斷單元104。其中，在所述每層基本膜中選取其速度值和位置值與所述適應(yīng)度值滿足預(yù)設(shè)的匹配規(guī)則的粒子，即所述每層基本膜的最優(yōu)粒子(m個)，進而在所述每層基本膜的最優(yōu)粒子 中選取最優(yōu)粒子。其中，在所述最優(yōu)粒子獲取單元103獲取到所述最優(yōu)粒子之后，還用于將所述最優(yōu)粒子依據(jù)預(yù)設(shè)的傳輸規(guī)則將所述最優(yōu)粒子傳輸至所述每層基本膜中，以便影響下一代個體最優(yōu)值乃至下一代最優(yōu)粒子的更新。所述邏輯判斷單元104，用于判斷所述最優(yōu)粒子是否滿足預(yù)設(shè)的選取規(guī)則，如果是，獲取所述最優(yōu)粒子中的最優(yōu)解，否則，重新觸發(fā)所述粒子更新單元102依據(jù)所述適應(yīng)度值更新所述每層基本膜的慣性權(quán)值、各粒子速度值和各粒子位置值。其中，參考圖3，其示出了本申請?zhí)峁┑囊环NFPGA處理器實施例一的另一結(jié)構(gòu)示意圖，基于如圖I所示的FPGA處理器，其中，所述邏輯判斷單元104可以包括粒子各維值解析子單元141、邏輯判斷子單元142及邏輯執(zhí)行子單元143，其中所述各維值解析子單元141，用于解析所述最優(yōu)粒子攜帶的各維值，依據(jù)所述各維值對被控制系統(tǒng)進行運行控制，獲取運行結(jié)果。所述邏輯判斷子單元142，用于判斷所述運行結(jié)果是否滿足預(yù)設(shè)的選取規(guī)則。所述邏輯執(zhí)行子單元143，用于當所述運行結(jié)果滿足所述選取規(guī)則時，獲取所述最優(yōu)粒子中的最優(yōu)解，以及用于當所述運行結(jié)果不滿足所述選取規(guī)則時，重新觸發(fā)所述粒子更新單元102依據(jù)所述適應(yīng)度值更新所述每層基本膜的慣性權(quán)值、各粒子速度值和各粒子位置值。其中，所述運行結(jié)果即所述被控制系統(tǒng)在運行時輸出的性能指標。所述邏輯判斷子單元142依據(jù)該性能指標判斷其是否滿足本FPGA處理器運行終止條件，如果是，表示所述最優(yōu)粒子為所述備選解的最優(yōu)解，即滿足所述選取規(guī)則，即可由所述邏輯執(zhí)行子單元143獲取所述最優(yōu)粒子中的最優(yōu)解，否則，由所述邏輯執(zhí)行子單元143重新觸發(fā)所述粒子更新單元102依據(jù)所述適應(yīng)度值更新所述每層基本膜的慣性權(quán)值、各粒子速度值和各粒子位置值。由上述方案可知，本申請?zhí)峁┑囊环NFPGA處理器實施例一基于變異粒子群算法的膜優(yōu)化算法，通過計算參與尋優(yōu)的粒子適應(yīng)度值，更新每層基本膜的慣性權(quán)值，由此獲取最優(yōu)解，使得在參與尋優(yōu)的粒子較少時，避免尋優(yōu)獲取的個體最優(yōu)值對應(yīng)的粒子趨于具有共同特征值的粒子，即趨同性，從而避免獲取的最優(yōu)粒子的最優(yōu)解誤差偏大，提高了最優(yōu)解的準確性。參考圖4，其示出了本申請?zhí)峁┑囊环NFPGA處理器實施例二的結(jié)構(gòu)示意圖，基于如圖I所示的FPGA處理器實施例一，其中，所述最優(yōu)粒子獲取單元103包括初始化處理子單元131、個體最優(yōu)值更新子單元132、群體最優(yōu)值更新子單元133及交流規(guī)則執(zhí)行子單元134，其中所述初始化處理子單元131，用于初始化所述每層基本膜中的群體最優(yōu)值和各個粒子的個體最優(yōu)值及全體最優(yōu)值，觸發(fā)所述個體最優(yōu)值更新子單元132。其中，所述初始化處理子單元131在初始化所述每層基本膜中的群體最優(yōu)值及各個粒子的個體最優(yōu)值時，可以預(yù)設(shè)所述每層基本膜中各個粒子的個體最優(yōu)值，在所述每層基本膜的各個粒子中隨機選取一個粒子，將其個體最優(yōu)值作為該層基本膜的群體最優(yōu)值，該粒子作為群體最優(yōu)粒子，并在所述每層基本膜的群體最優(yōu)值對應(yīng)的粒子(m個)中選取其個體最優(yōu)值最小的粒子，作為所述全體最優(yōu)粒子，該粒子的個體最優(yōu)值作為全體最優(yōu)值。所述個體最優(yōu)值更新子單元132，用于依據(jù)所述適應(yīng)度值、所述各粒子速度值及所述各粒子位置值，更新所述每層基本膜中各個粒子的個體最優(yōu)值，觸發(fā)所述群體最優(yōu)值更新子單元133。其中，所述個體最優(yōu)值更新子單元132依據(jù)所述適應(yīng)度值、所述各粒子速度值及 所述各粒子位置值，將所述每層基本膜中各個粒子的實際個體最優(yōu)值與其初始化的個體最優(yōu)值進行比較，更新該粒子的個體最優(yōu)值。其中，所述個體最優(yōu)值更新子單元132可以通過設(shè)置某一目標函數(shù)f來進行比較，若f (q^ < f (pibest),則更新該粒子的個體最優(yōu)值，其中，qi為第i個粒子個體，Pibest為第i個粒子的個體最優(yōu)值。所述群體最優(yōu)值更新子單元133，用于依據(jù)所述適應(yīng)度值和所述每層基本膜中各個粒子的個體最優(yōu)值，更新所述每層基本膜的群體最優(yōu)值，觸發(fā)所述交流規(guī)則執(zhí)行子單元134。其中，所述群體最優(yōu)值更新子單元133依據(jù)所述適應(yīng)度值，將所述每層基本膜中各個粒子的個體最優(yōu)值與所述初始化的群體最優(yōu)值進行比較，更新所述群體最優(yōu)值。其中，所述群體最優(yōu)值更新子單元133可以通過設(shè)置某一目標函數(shù)f來進行比較，Sf(Pibest) <f(g#st)，則更新該粒子的個體最優(yōu)值，其中，Pibest為第i個粒子的個體最優(yōu)值，gJbeSt為該粒子所在的基本膜的群體最優(yōu)值。在所述群體最優(yōu)值更新子單元133更新完粒子的個體最優(yōu)值及每層基本膜的群體最優(yōu)值之后，可以在所述每層基本膜與本膜結(jié)構(gòu)的表層膜之間執(zhí)行交流規(guī)則，獲取最優(yōu)粒子。還可以通過以下所述交流規(guī)則執(zhí)行子單元134進行最優(yōu)粒子的獲取所述交流規(guī)則執(zhí)行子單元134，用于將所述每層基本膜中與該層基本膜的群體最優(yōu)值相對應(yīng)的粒子依據(jù)預(yù)設(shè)的交流規(guī)則傳送至表層膜中，依據(jù)所述表層膜中的粒子的個體最優(yōu)值及所述全體最優(yōu)值，獲取最優(yōu)粒子。其中，所述交流規(guī)則僅在基本膜與表層膜之間執(zhí)行。即將每層基本膜的群體最優(yōu)值對應(yīng)的粒子傳輸至表層膜中，該表層膜中共有m個粒子，與基本膜的數(shù)量相同，在所述m個粒子中選取最優(yōu)個體，將該選出的最優(yōu)個體的個體最優(yōu)值與上一代的全體最優(yōu)值進行比較，更新所述全體最優(yōu)值，該全體最優(yōu)值對應(yīng)的粒子即獲取的最優(yōu)粒子。有上述方案可知，本申請?zhí)峁┑囊环NFPGA處理器實施例二基于變異粒子群算法的膜優(yōu)化算法，通過計算參與尋優(yōu)的粒子適應(yīng)度值，更新每層基本膜的慣性權(quán)值，同時，將膜結(jié)構(gòu)中的粒子進行自我學(xué)習及粒子間進行學(xué)習交流，依據(jù)交流規(guī)則獲取最優(yōu)解，使得在參與尋優(yōu)的粒子較少時，避免尋優(yōu)獲取的個體最優(yōu)值對應(yīng)的粒子趨于具有共同特征值的粒子，即趨同性，從而避免獲取的最優(yōu)粒子的最優(yōu)解誤差偏大，提高了最優(yōu)解的準確性。參考圖5，其示出了本申請?zhí)峁┑末`種FPGA處理器實施例三的結(jié)構(gòu)示意圖，基于如圖I所示的FPGA處理器實施例一，所述FPGA處理器還包括變異粒子處理單元105 ；所述變異粒子處理單元105，由所述粒子更新単元102觸發(fā)，用于判斷所述每層基本膜中的各個粒子是否滿足預(yù)設(shè)變異規(guī)則，對所述滿足所述變異規(guī)則的粒子進行變異處理，觸發(fā)所述最優(yōu)粒子獲取單元103。其中，所述變異粒子處理單元105在判斷所述每層基本膜中的各個粒子是否滿足
(5(/-1) ] 1
預(yù)設(shè)變異規(guī)則時可以利用QVQ\Popsize-\)獲取第i個粒子的第一中間
. .exp(5)-1
變量mCi，其中，Popsize為該粒子所在基本膜中的粒子數(shù)量；并通過所述第一中間變量獲取Hici判斷該粒子是否變異，對所述滿足所述變異規(guī)則的粒子進行變異處理，觸發(fā)所述最優(yōu)粒子獲取單元103。其中，所述變異粒子處理單元105可以通過以下程序代碼實現(xiàn)其功能
權(quán)利要求
1.一種現(xiàn)場可編程門陣列FPGA處理器，其特征在于，包括粒子分配單元、粒子更新單元、最優(yōu)粒子獲取單元及邏輯判斷單元，其中 所述粒子分配單元，用于將等效為粒子的備選解隨機分配至多層基本膜中，每層基本膜包括至少一個粒子，觸發(fā)所述粒子更新單元； 所述粒子更新單元，用于計算所述粒子的適應(yīng)度值，更新所述每層基本膜的慣性權(quán)值，并依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新各粒子速度值和各粒子位置值，觸發(fā)所述最優(yōu)粒子獲取單元； 所述最優(yōu)粒子獲取單元，用于依據(jù)所述適應(yīng)度值、所述各粒子速度值及所述各粒子位 置值獲取最優(yōu)粒子，觸發(fā)所述邏輯判斷單元； 所述邏輯判斷單元，用于判斷所述最優(yōu)粒子是否滿足預(yù)設(shè)的選取規(guī)則，如果是，獲取所述最優(yōu)粒子中的最優(yōu)解，否則，重新觸發(fā)所述粒子更新單元依據(jù)所述適應(yīng)度值及所述慣性權(quán)值更新所述每層基本膜各粒子速度值和各粒子位置值。
2.根據(jù)權(quán)利要求I所述的FPGA處理器，其特征在于，所述粒子更新單元包括慣性權(quán)值更新子單元、適應(yīng)度值獲取子單元、粒子速度值更新子單元及粒子位置值更新子單元，其中 所述慣性權(quán)值更新子單元，用于利用ω =Wmax-(WmaxImin) X (t+1)/I2更新所述每層基本膜的慣性權(quán)值； 其中，Wmax為預(yù)設(shè)的粒子最大慣性權(quán)值，Wmin為預(yù)設(shè)的粒子最小慣性權(quán)值，I2為所述每層基本膜的迭代次數(shù)總數(shù)，t為所述每層基本膜的迭代次數(shù)，ω為所述慣性權(quán)值； 所述適應(yīng)度值獲取子單元，用于計算所述粒子的適應(yīng)度值； 所述粒子速度值更新子單元，用于依據(jù)所述適應(yīng)度值更新所述每層基本膜的中各粒子速度值； 所述粒子位置值更新子單元，用于依據(jù)所述適應(yīng)度值更新所述每層基本膜中各粒子位置值。
3.根據(jù)權(quán)利要求I所述的FPGA處理器，其特征在于，所述最優(yōu)粒子獲取單元包括初始化處理子單元、個體最優(yōu)值更新子單元、群體最優(yōu)值更新子單元及交流規(guī)則執(zhí)行子單元，其中 所述初始化處理子單元，用于初始化所述每層基本膜中的群體最優(yōu)值和各個粒子的個體最優(yōu)值及全體最優(yōu)值，觸發(fā)所述個體最優(yōu)值更新子單元； 所述個體最優(yōu)值更新子單元，用于依據(jù)所述適應(yīng)度值、所述各粒子速度值及所述各粒子位置值，更新所述每層基本膜中各個粒子的個體最優(yōu)值，觸發(fā)所述群體最優(yōu)值更新子單元; 所述群體最優(yōu)值更新子單元，用于依據(jù)所述適應(yīng)度值和所述每層基本膜中各個粒子的個體最優(yōu)值，更新所述每層基本膜的群體最優(yōu)值，觸發(fā)所述交流規(guī)則執(zhí)行子單元； 所述交流規(guī)則執(zhí)行子單元，用于將所述每層基本膜中與該層基本膜的群體最優(yōu)值相對應(yīng)的粒子依據(jù)預(yù)設(shè)的交流規(guī)則傳送至表層膜中，依據(jù)所述表層膜中的粒子的個體最優(yōu)值及所述全體最優(yōu)值，獲取最優(yōu)粒子。
4.根據(jù)權(quán)利要求I所述的FPGA處理器，其特征在于，還包括變異粒子處理單元； 所述變異粒子處理單元，由所述粒子更新單元觸發(fā)，用于判斷所述每層基本膜中的各個粒子是否滿足預(yù)設(shè)變異規(guī)則，對所述滿足所述變異規(guī)則的粒子進行變異處理，觸發(fā)所述最優(yōu)粒子獲取單元。
5.根據(jù)權(quán)利要求I所述的FPGA處理器，其特征在于，所述邏輯判斷單元包括粒子各維值解析子單元、邏輯判斷子單元及邏輯執(zhí)行子單元，其中 所述各維值解析子單元，用于解析所述最優(yōu)粒子攜帶的各維值，依據(jù)所述各維值對被控制系統(tǒng)進行運行控制，獲取運行結(jié)果； 所述邏輯判斷子單元，用于判斷所述運行結(jié)果是否滿足預(yù)設(shè)的選取規(guī)則； 所述邏輯執(zhí)行子單元，用于當所述運行結(jié)果滿足所述選取規(guī)則時，獲取所述最優(yōu)粒子中的最優(yōu)解；以及用于當所述運行結(jié)果不滿足所述選取規(guī)則時，重新觸發(fā)所述粒子更新單元依據(jù)所述適應(yīng)度值更新所述每層基本膜的慣性權(quán)值、各粒子速度值和各粒子位置值。
6.一種PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器，其特征在于，用于被控制系統(tǒng)，所述PID神經(jīng)網(wǎng)絡(luò)控制器包括中央處理單元、A/D轉(zhuǎn)換單元及如權(quán)利要求I至5任意一項所述的FPGA處理器，其中 所述中央處理單元，用于將備選解發(fā)送至所述FPGA處理器，并觸發(fā)所述A/D轉(zhuǎn)換單元; 所述A/D轉(zhuǎn)換單元，用于對所述被控制系統(tǒng)的參數(shù)進行采集，并將采集的參數(shù)發(fā)送至所述FPGA處理器，由所述FPGA處理器獲取最優(yōu)解并將所述最優(yōu)解發(fā)送至所述中央處理單元，由所述中央處理單元依據(jù)所述最優(yōu)解對被控制系統(tǒng)進行運行控制。
7.根據(jù)權(quán)利要求6所述的PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器，其特征在于，還包括時鐘控制單元; 所述時鐘控制單元，用于對所述FPGA處理器進行最優(yōu)解計算提供時鐘信號。
全文摘要
本申請?zhí)峁┝艘环NFPGA處理器及PID膜優(yōu)化神經(jīng)網(wǎng)絡(luò)控制器，F(xiàn)PGA處理器包括粒子分配單元，用于將等效為粒子的備選解隨機分配至多層基本膜中，每層基本膜包括至少一個粒子；粒子更新單元，用于計算所述粒子的適應(yīng)度值，更新所述每層基本膜的慣性權(quán)值，并依據(jù)所述適應(yīng)度值更新及所述慣性權(quán)值各粒子速度值和各粒子位置值；最優(yōu)粒子獲取單元，用于依據(jù)所述適應(yīng)度值、所述各粒子速度值及所述各粒子位置值獲取最優(yōu)粒子；邏輯判斷單元，用于判斷所述最優(yōu)粒子是否滿足預(yù)設(shè)的選取規(guī)則，如果是，獲取所述最優(yōu)粒子中的最優(yōu)解，否則，重新觸發(fā)所述粒子更新單元依據(jù)所述適應(yīng)度值更新所述每層基本膜的慣性權(quán)值、各粒子速度值和位置值，獲取最優(yōu)粒子。
文檔編號G05B13/04GK102662322SQ20121010297
公開日2012年9月12日 申請日期2012年4月10日 優(yōu)先權(quán)日2012年4月10日
發(fā)明者彭宏, 楊帆, 涂敏, 王軍, 王濤 申請人:西華大學(xué)