專利名稱：基準(zhǔn)電壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基準(zhǔn)電壓電路。
背景技術(shù)：
圖6是示出以往的基準(zhǔn)電壓電路的電路圖。以往的基準(zhǔn)電壓電路具有PMOS晶體管101 103、NMOS晶體管201 204、301、輸出端子401、電源端子501、接地端子502以及電阻器601。NMOS晶體管301的閾值電壓(以下稱作Vtnl)低于NMOS晶體管201 204的閾值電壓(以下稱作Vtnh)。PMOS晶體管102、103與PMOS晶體管101構(gòu)成電流鏡電路，流過(guò)PMOS晶體管101的漏極端子電流的期望比例的漏極端子電流。NMOS晶體管204與匪OS晶體管203構(gòu)成電流鏡電路，流過(guò)NMOS晶體管203的漏極端子電流的期望比例的漏極端子電流。 PMOS晶體管101 103的源極端子與電源端子連接。PMOS晶體管102、103的柵極端子與PMOS晶體管101的柵極端子和漏極端子、NMOS晶體管201的漏極端子連接。NMOS晶體管201、202的柵極端子與NMOS晶體管201的漏極端子以及PMOS晶體管102的漏極端子連接。NMOS晶體管202的源極端子與接地端子連接。電阻器601的一端與NMOS晶體管201的源極端子連接，另一端與接地端子連接。NMOS晶體管203、204、301的柵極端子與NMOS晶體管203以及PMOS晶體管103的漏極端子連接。NMOS晶體管203、204的源極端子與接地端子連接。NMOS晶體管301的漏極端子與電源端子連接。輸出端子401與NMOS晶體管204的漏極端子以及NMOS晶體管301的源極端子連接。NMOS 晶體管 201 204、301 的 K 值分別是 K201、K202、K203、K204 以及 K301,電阻器 601的電阻值是R6tll。PMOS晶體管101、102、NM0S晶體管201、202以及電阻器601構(gòu)成恒流電路。例如，
當(dāng)各晶體管在飽和區(qū)動(dòng)作的情況下，如果PMOS晶體管101、102的K值相等，則流過(guò)PMOS晶
體管101、102的電流相等，其電流值取OA或者某一恒定電流值(以下稱作Ik)。通過(guò)設(shè)置啟
動(dòng)電路使得電流不為0A，PMOS晶體管101、102、NM0S晶體管201、202以及電阻器601作為
恒流電路而動(dòng)作。恒定電流Ik由下式表示。
權(quán)利要求
1.一種基準(zhǔn)電壓電路，其特征在于，該基準(zhǔn)電壓電路具有第IMOS晶體管，其源極端子與第I電源端子連接；第2M0S晶體管，其源極端子與第I電源端子連接，柵極端子與所述第IMOS晶體管的柵極端子連接，具有比所述第IMOS晶體管的閾值絕對(duì)值高的閾值絕對(duì)值和比所述第IMOS晶體管的K值高的K值；電流鏡電路，其流過(guò)基于所述第IMOS晶體管與所述第2M0S晶體管的閾值絕對(duì)值之差的電流；第3M0S晶體管，其流過(guò)所述電流鏡電路的電流；以及第4M0S晶體管，其具有比所述第3M0S晶體管的閾值絕對(duì)值高的閾值絕對(duì)值和比所述第3M0S晶體管的K值高的K值，流過(guò)所述電流鏡電路的電流，所述基準(zhǔn)電壓電路輸出基于所述第3M0S晶體管與所述第4M0S晶體管的閾值絕對(duì)值和 K值的恒定電壓，作為基準(zhǔn)電壓。
2.根據(jù)權(quán)利要求1所述的基準(zhǔn)電壓電路，其特征在于，所述電流鏡電路具有第5M0S晶體管，其漏極端子和柵極端子與所述第IMOS晶體管的漏極端子連接；第6M0S晶體管，其柵極端子與所述第5M0S晶體管的柵極端子連接，漏極端子與所述第 2M0S晶體管的柵極端子和漏極端子連接；第7M0S晶體管，其柵極端子與所述第5M0S晶體管的柵極端子連接，漏極端子與所述第 3M0S晶體管的漏極端子連接；第8M0S晶體管，其柵極端子與所述第5M0S晶體管的柵極端子連接，漏極端子與所述第 4M0S晶體管的漏極端子連接；以及電阻器，其一個(gè)端子與所述第3M0S晶體管的柵極端子連接，另一個(gè)端子與所述第4M0S 晶體管的柵極端子連接，所述基準(zhǔn)電壓電路輸出基于所述電阻器兩端的電壓的恒定電壓，作為基準(zhǔn)電壓。
3.根據(jù)權(quán)利要求1所述的基準(zhǔn)電壓電路，其特征在于，所述電流鏡電路具有第5M0S晶體管，其漏極端子和柵極端子與所述第IMOS晶體管的漏極端子連接；以及第6M0S晶體管，其柵極端子與所述第5M0S晶體管的柵極端子連接，漏極端子與所述第 3M0S晶體管的柵極端子和漏極端子連接，將所述第3M0S晶體管構(gòu)成為柵極端子與所述第2M0S晶體管的柵極端子連接，源極端子與所述第2M0S晶體管的漏極端子連接，使所述第4M0S晶體管與所述第2M0S晶體管是公共的，由此，從所述第3M0S晶體管的源極端子與所述第2M0S晶體管的漏極端子的連接點(diǎn)輸出所述基準(zhǔn)電壓。
全文摘要
本發(fā)明提供一種基準(zhǔn)電壓電路，工藝變動(dòng)引起的偏差因素較少。基準(zhǔn)電壓電路具有第1MOS晶體管；第2MOS晶體管，其柵極端子與第1MOS晶體管的柵極端子連接，具有比第1MOS晶體管的閾值絕對(duì)值高的閾值絕對(duì)值和比第1MOS晶體管的K值高的K值；電流鏡電路，其流過(guò)基于第1MOS晶體管與第2MOS晶體管的閾值絕對(duì)值之差的電流；第3MOS晶體管，其流過(guò)電流鏡電路的電流；以及第4MOS晶體管，其具有比第3MOS晶體管的閾值絕對(duì)值高的閾值絕對(duì)值和比第3MOS晶體管的K值高的K值，流過(guò)電流鏡電路的電流，基準(zhǔn)電壓電路輸出基于第3MOS晶體管與第4MOS晶體管的閾值絕對(duì)值和K值之差的恒定電壓，作為基準(zhǔn)電壓。
文檔編號(hào)G05F3/26GK103019296SQ20121036365
公開日2013年4月3日 申請(qǐng)日期2012年9月26日 優(yōu)先權(quán)日2011年9月27日
發(fā)明者山崎太郎, 宇都宮文靖 申請(qǐng)人:精工電子有限公司