專利名稱：共用flash存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)fpga的電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種FPGA的配置電路，尤其是一種多個(gè)FPGA共用一個(gè)FLASH存儲(chǔ)的并行配置的電路。
背景技術(shù)：
現(xiàn)場可編程門陣列(Field— Programmable Gate Array, FPGA),簡稱 FPGA,是基于SRAM (靜態(tài)存儲(chǔ)器)的應(yīng)用技術(shù)，程序不能保存，需要在上電時(shí)對FPGA進(jìn)行配置。FPGA的配置方式一般有兩類一是通過專用下載電纜由計(jì)算機(jī)直接對其進(jìn)行配置，并將程序保存在可讀寫的專用的電可擦可編程只讀存儲(chǔ)器(Electrically Erasable ProgrammableRead-Only Memory,EEPROM)中，以便FPGA在脫機(jī)上電時(shí)通過內(nèi)嵌的配置模塊，以主動(dòng)方式完成配置后開始工作；二是通過被動(dòng)模式采用外部微處理器對其進(jìn)行配置，該方式可將專用EEPROM改為具有SPI串行總線的閃存FLASH，除在上電時(shí)完成對FPGA的配置外，還可利用串口實(shí)現(xiàn)在線升級。現(xiàn)有的FPGA配置電路一般都是每片F(xiàn)PGA都單獨(dú)對應(yīng)一片具有SPI串行總線的FLASH,不足之處是帶來了資源的浪費(fèi)，增加了系統(tǒng)開銷。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題是提供一種兩片F(xiàn)PGA共用一片F(xiàn)LASH存儲(chǔ)的并行配置的電路。為解決上述技術(shù)問題，本實(shí)用新型所采用的技術(shù)方案是公開一種共用FLASH存儲(chǔ)的自適應(yīng)并行配置多個(gè)FPGA的電路，包括存儲(chǔ)器和FPGA芯片，所述存儲(chǔ)器為具有BPI并行總線的存儲(chǔ)器，所述存儲(chǔ)器數(shù)量為一片，連接多片F(xiàn)PGA芯片并對其進(jìn)行配置控制和數(shù)據(jù)交換。作為優(yōu)選，所述存儲(chǔ)器數(shù)量為一片，連接兩片F(xiàn)PGA芯片并對其進(jìn)行配置控制和數(shù)據(jù)交換。作為優(yōu)選，所述存儲(chǔ)器為具有BPI并行總線的非易失閃速存儲(chǔ)器，即FLASH芯片。作為優(yōu)選，所述FLASH芯片和FPGA芯片的連接關(guān)系為FLASH芯片的控制命令線/WE、/OE、/CE分別連接FPGA芯片的FWE_B、F0E_B、FCS_B管腳；FLASH芯片的數(shù)據(jù)線DQ [ 15:0]和地址線A[η:0]分別連接FPGA芯片的D[15:0]和A[25:0]輸出端口。作為優(yōu)選，所述FPGA芯片為具有BPI-UP和BPI-DOWN兩種配置模式的FPGA芯片，其中所述BPI-UP是指FPGA芯片的Μ[2:0] = 010時(shí)，F(xiàn)PGA的配置工作模式Jy^iBPI-DOWN是指FPGA芯片的M[2:0] = 011時(shí)，F(xiàn)PGA的配置工作模式。作為優(yōu)選，所述FPGA芯片還連接編程信號插座。 作為優(yōu)先，所述編程信號插座為JTAG。作為優(yōu)先，還包括電阻，所述電阻為上拉電阻，接存儲(chǔ)器和FPGA芯片于VCC0_0端□。[0013]有益效果在只用一片具有BPI并行總線FLASH的情況下，實(shí)現(xiàn)了并行配置兩片F(xiàn)PGA的電路，減少了一片F(xiàn)LASH，降低了成本，并減少了配置時(shí)間。

結(jié)合附圖，本實(shí)用新型的其他特點(diǎn)和優(yōu)點(diǎn)可從下面通過舉例來對本實(shí)用新型的原理進(jìn)行解釋的優(yōu)選實(shí)施方式的說明中變得更清楚。圖I為本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一種實(shí)施方式的原理示意圖；圖2為本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一 種實(shí)施方式中一片F(xiàn)PGA工作在BPI-UP工作狀態(tài)時(shí)與FLASH的電路連接示意圖；圖3為本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一種實(shí)施方式中一片F(xiàn)PGA工作在BPI-DOWN工作狀態(tài)時(shí)與FLASH的電路連接示意圖；圖4為本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一種實(shí)施方式中兩片F(xiàn)PGA與一片F(xiàn)LASH的電路連接示意圖。
具體實(shí)施方式
下面將結(jié)合附圖對本實(shí)用新型的實(shí)施方式進(jìn)行詳細(xì)描述如圖I所示，本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一種實(shí)施方式包括電子元件FPGAl、FPGA2、FLASH、JTAGl和JTAG2。其中JTAG1、JTAG2分別對FPGAl、FPGA2進(jìn)行配置調(diào)試，而FLASH通過BPI總線和FPGAl、FPGA2都相連。如圖2和圖3所示，本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一種實(shí)施方式中一片F(xiàn)PGA分別工作在BPI-UP工作狀態(tài)和BPI-DOWN工作狀態(tài)時(shí)與FLASH的電路連接示意圖。FLASH的控制命令線/WE、/OE、/CE分別接FPGA的FWE_B、F0E_B、FCS_B，并且都通過4. 7ΚΩ的上拉電阻連接到VCC0_0端口。數(shù)據(jù)線DQ[15:0]和地址線Α[η:0]分別接FPGA的D[15:0]和A[25:0]輸出端口，其中數(shù)據(jù)線是雙向的。FLASH的/RST信號和FPGA的PR0GRAM_B信號都連接到外部開關(guān)控制同時(shí)通過上拉電阻連接到VCC0_0端口。通過J型場效應(yīng)管和LED指示燈和IK Ω的電阻來指示FPGA的INIT_B和DONE端口的電平值。FPGA的HSWAPEN和VBATT端口接GND。FLASH的/WP通過4. 7K Ω的電阻連接到2. 5v的高壓。FPGA和JTAG的連接信號有TMS、TCK、TDO和TDI。如圖4所示，本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路的一種實(shí)施方式中兩片F(xiàn)PGA與一片F(xiàn)LASH的電路連接示意圖。FPGAl的M[2:0] =010;FPGA2的M[2:0] = 011，其中O代表低電平信號，I代表高電平信號。FLASH的控制命令線 /WE、/OE, /CE 分別接 FPGAl 和 FPGA2 的 FWE_B、F0E_B> FCS_B，并且都通過 4. 7K Ω 的上拉電阻連接到VCC0_0端口。數(shù)據(jù)線DQ [15:0]和地址線A [η: O]分別接FPGAl和FPGA2的D[15:0]和A[25:0]輸出端口，其中數(shù)據(jù)線是雙向的。FLASH的/RST信號和FPGAl和FPGA2的PR0GRAM_B信號都連接到外部開關(guān)控制同時(shí)通過上拉電阻連接到VCC0_0端口。FLASH的/WP通過4. 7ΚΩ的電阻連接到2. 5v的高壓。本實(shí)用新型共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA電路的原理如下FPGA 工作在 BPI (Byte-wide Peripheral Interface)模式時(shí)，有兩種工作狀態(tài)分別是 BPI-UP 和 BPI-DOWN。在BPI-UP狀態(tài)時(shí)，給FLASH的地址命令是從零開始一直往上加的，直到DONE信號有效或者到達(dá)了最大地址為止；也就是說，給FLASH的地址命令是從零地址開始，地址數(shù)一直增加，直到DONE信號有效或者到達(dá)了最大地址為止；而在BPI-DOWN狀態(tài)時(shí)，給FLASH的地址命令是從最大地址開始一直往下減的，直到DONE信號有效或者到達(dá)了零地址處為止，也就是說，從最大地址開始，地址數(shù)一直減少，直到DONE信號有效或者到達(dá)了零地址為止。所以可以利用BPI模式實(shí)現(xiàn)給不同F(xiàn)PGA的配置程序置于FLASH的不同的位置進(jìn)行存儲(chǔ)。也就是說，上位機(jī)通過JTAG 口將程序下載到FLASH中的不同位置，當(dāng)使用FLASH配置多片F(xiàn)PGA時(shí)，就將FPGA置于不同的BPI模式。在BPI-UP狀態(tài)時(shí)，給FLASH的地址命令是從零地址開始，地址數(shù)一直增加，直到DONE信號有效或者到達(dá)了最大地址為止；而在BPI-DOWN 狀態(tài)時(shí)，給FLASH的地址命令從最大地址開始，地址數(shù)一直減少，直到DONE信號有效或者到達(dá)了零地址處為止。這樣不同的FPGA就可以得到不同的配置程序，從而實(shí)現(xiàn)了共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的目標(biāo)。當(dāng)斷電之后，就可以通過FLASH和FPGA之間的通信來把不同的配置程序分配給不同的FPGA。也就是說，當(dāng)斷電之后，下載程序就存儲(chǔ)在了 FLASH的不同位置，再次上電后，通過FLASH和FPGA之間地址線和數(shù)據(jù)線的通信，根據(jù)BPI的工作模式，設(shè)定地址線上的地址值，不同位置的配置程序就可以被下載到不同的FPGA 了，從而實(shí)現(xiàn)了共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的目標(biāo)。配置FPGAl芯片的M[2:0] = 010，使FPGAl工作于BPI-UP工作模式；配置FPGA2芯片的M[2:0] = 011，使FPGA2工作于BPI-DOWN工作模式。當(dāng)FLASH給FPGAl芯片下載配置程序時(shí)，地址線上的地址從零地址開始，F(xiàn)PGAl通過數(shù)據(jù)線D[15:0]讀取FLASH在零地址處的數(shù)據(jù)值，完成一次讀取，之后地址值不斷增加，直到FPGAl的DONE信號有效或者到達(dá)了最大地址處為止。當(dāng)FLASH給FPGA2芯片下載配置程序時(shí)，地址線上的地址從最大地址開始，F(xiàn)PGA2通過數(shù)據(jù)線D [15:0]讀取FLASH在最大地址處的數(shù)據(jù)值，完成一次讀取，之后地址值不斷減小，直到FPGA2的DONE信號有效或者到達(dá)了零地址處為止。雖然結(jié)合附圖描述了本實(shí)用新型的實(shí)施方式，但是本領(lǐng)域普通技術(shù)人員可以在所附權(quán)利要求的范圍內(nèi)作出各種變形或修改。
權(quán)利要求1.一種共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，包括存儲(chǔ)器和FPGA芯片，其特征在于所述存儲(chǔ)器為具有BPI并行總線的存儲(chǔ)器，所述存儲(chǔ)器數(shù)量為一片，連接多片F(xiàn)PGA芯片并對其進(jìn)行配置控制和數(shù)據(jù)交換。
2.根據(jù)權(quán)利要求I所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特征在于所述存儲(chǔ)器數(shù)量為一片，連接兩片F(xiàn)PGA芯片并對其進(jìn)行配置控制和數(shù)據(jù)交換。
3.根據(jù)權(quán)利要求2所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特< 征在于所述存儲(chǔ)器為具有BPI并行總線的非易失閃速存儲(chǔ)器，即FLASH芯片。
4.根據(jù)權(quán)利要求3所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特征在于所述FLASH芯片和FPGA芯片的連接關(guān)系為FLASH芯片的控制命令線/ WE、/OE,/CE分別連接FPGA芯片的FWE_B、F0E_B> FCS_B管腳；FLASH芯片的數(shù)據(jù)線DQ [15:0]和地址線A[n:0]分別連接FPGA芯片的D [15:0]和A[25:0]輸出端口。
5.根據(jù)權(quán)利要求4所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特征在于所述FPGA芯片為具有BPI-UP和BPI-DOWN兩種配置模式的FPGA芯片，其中所述BPI-UP是指FPGA芯片的M[2:0]=010時(shí)，F(xiàn)PGA的配置工作模式；所述BPI-DOWN是指FPGA芯片的M[2:0] =011時(shí)，F(xiàn)PGA的配置工作模式，其中0代表低電平信號，I代表高電平信號。
6.根據(jù)權(quán)利要求I所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特征在于所述FPGA芯片還連接編程信號插座。
7.根據(jù)權(quán)利要求6所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特征在于所述編程信號插座為JTAG。
8.根據(jù)權(quán)利要求I所述的共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，其特征在于還包括電阻，所述電阻為上拉電阻，接存儲(chǔ)器和FPGA芯片于VCC0_0端口。
專利摘要本實(shí)用新型公開了一種共用FLASH存儲(chǔ)的統(tǒng)一自適應(yīng)并行配置多個(gè)FPGA的電路，包括具有BPI并行總線的FLASH存儲(chǔ)器和具有BPI-UP和BPI-DOWN兩種配置模式的FPGA，存儲(chǔ)器數(shù)量為一片，連接多片F(xiàn)PGA并對其進(jìn)行配置控制和數(shù)據(jù)交換，F(xiàn)LASH的控制命令線/WE、/OE、/CE分別連接FPGA的FWE_B、FOE_B、FCS_B管腳；FLASH的數(shù)據(jù)線DQ[15:0]和地址線A[n:0]分別連接FPGA的D[15:0]和A[25:0]輸出端口。本實(shí)用新型只用一片具有BPI并行總線FLASH，實(shí)現(xiàn)了并行配置兩片F(xiàn)PGA的電路，減少了一片F(xiàn)LASH，降低了成本，減少了配置時(shí)間。
文檔編號G05B19/05GK202649764SQ201220227850
公開日2013年1月2日 申請日期2012年5月18日 優(yōu)先權(quán)日2012年5月18日
發(fā)明者王秋石, 李毅 申請人:杭州唐芯微電子技術(shù)有限公司