低電壓、低功率帶隙電路的制作方法
【專利摘要】用于生成帶隙電壓的帶隙電壓生成電路帶有具有兩個(gè)輸入和輸出的運(yùn)算放大器。電流鏡電路具有至少兩個(gè)并聯(lián)電路路徑。電流路徑中的每個(gè)被來(lái)自運(yùn)算放大器的輸出控制。電流路徑中的一個(gè)被耦合至到運(yùn)算放大器的兩個(gè)輸入中的一個(gè)。電阻器除法電路被連接到另一電流路徑。電阻器除法電路提供電路的帶隙電壓。
【專利說明】低電壓、低功率帶隙電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及帶隙電壓生成電路，并且更特別地涉及用于生成低帶隙電壓的低功率 電路。

【背景技術(shù)】
[0002] 帶隙電壓生成電路在本領(lǐng)域中是眾所周知的。參見例如USP 6, 943, 617。參考圖 1，示出了現(xiàn)有技術(shù)的帶隙電壓生成電路10。電路10包括標(biāo)記為II和12的兩個(gè)并聯(lián)電流 路徑。路徑12中的電流12 = (Vbel - Vbe2)/R0 = dVbe/RO (其中，Vbel是電流路徑II中的 雙極晶體管12的基極發(fā)射極兩端的電壓并且Vbe2是電流路徑12的雙極晶體管14的基極 發(fā)射極兩端的電壓)。dVbe = VT * In (N)，其中，VT是熱電壓k*T/q，k =玻耳茲曼常數(shù)，q = 電子電荷；因此與絕對(duì)溫度成比例（PTAT)。Vbe與絕對(duì)溫度互補(bǔ)(或者是負(fù)的）（CTAT)。輸 出帶隙電壓Vbg = (R1/R0) dVbe + Vbe3 (其中，Vbe3是電流路徑13中的雙極晶體管16的 基極發(fā)射極兩端的電壓)。雙極晶體管12和雙極晶體管16的發(fā)射極的尺寸是基本上相同 的，而雙極晶體管14的發(fā)射極的尺寸約為雙極晶體管12的發(fā)射極的尺寸的N倍。一般地， 電路10的缺點(diǎn)是最小帶隙電壓是高的(約>2伏)。
[0003] 參考圖2,示出了現(xiàn)有技術(shù)的另一帶隙電壓生成電路20。除了具有如所示的另外 的電荷泵之外，電路20類似于圖1中所示的電路10。然而，結(jié)果與圖1中所示的電路10的 類似之處在于最小帶隙電壓約>2伏。
[0004] 參考圖3,示出了現(xiàn)有技術(shù)的又一帶隙電壓生成電路30。電路30包括具有兩個(gè)輸 入和一個(gè)輸出的運(yùn)算放大器32。運(yùn)算放大器32從電流鏡（34a & 34b)接收輸入。運(yùn)算放大 器32的輸出被用來(lái)控制與電阻器38串聯(lián)連接的PM0S晶體管36(示出了兩個(gè)，其電路方面 等效于一個(gè)PM0S晶體管36)，并且?guī)峨妷旱妮敵鋈∽訮M0S晶體管36與電阻器38的連 接。雖然帶隙電壓的輸出可以低到1. 〇伏，但電路30要求多個(gè)精確的電路，導(dǎo)致可能的失 配。
[0005] 參考圖4,示出了現(xiàn)有技術(shù)的又一帶隙電壓生成電路40。電路40包括具有兩個(gè)輸 入和一個(gè)輸出的運(yùn)算放大器42。輸入中的一個(gè)取自電阻器除法電路(包括電阻器R1和R2)， 而另一個(gè)來(lái)自并聯(lián)電路。輸出被用來(lái)控制通過兩個(gè)電路的電流路徑。帶隙電壓的輸出約為 1. 25 伏。
[0006] 隨著越來(lái)越多的電子設(shè)備變成便攜的且使用電池作為電源，這要求帶隙電路具有 低的功率消耗以及能夠生成低電壓。因此存在對(duì)低電壓、低功率帶隙電路的需要。


【發(fā)明內(nèi)容】

[0007] 用于生成帶隙電壓的帶隙電壓生成電路包括具有兩個(gè)輸入和輸出的運(yùn)算放大器。 電流鏡電路具有至少兩個(gè)并聯(lián)電流路徑。電流路徑中的每個(gè)被由運(yùn)算放大器的輸出控制。 電流路徑中的一個(gè)被耦合至到運(yùn)算放大器的兩個(gè)輸入中的一個(gè)。電阻器除法電路被連接到 另一電流路徑。電阻器除法電路提供所述帶隙電壓。

【專利附圖】

【附圖說明】
[0008] 圖1是現(xiàn)有技術(shù)的帶隙電路的電路圖。
[0009] 圖2是現(xiàn)有技術(shù)的另一帶隙電路的電路圖。
[0010] 圖3是現(xiàn)有技術(shù)的又一帶隙電路的電路圖。
[0011] 圖4是現(xiàn)有技術(shù)的又一帶隙電路的電路圖。
[0012] 圖5是本發(fā)明的帶隙電路的第一實(shí)施例的電路圖。
[0013] 圖6是本發(fā)明的帶隙電路的第二實(shí)施例的電路圖。
[0014] 圖7是本發(fā)明的帶隙電路的第三實(shí)施例的電路圖。
[0015] 圖8是本發(fā)明的帶隙電路的第四實(shí)施例的電路圖。
[0016] 圖9是本發(fā)明的帶隙電路的第五實(shí)施例的電路圖。
[0017] 圖10是本發(fā)明的帶隙電路的第六實(shí)施例的電路圖。
[0018] 圖11是本發(fā)明的帶隙電路的第七實(shí)施例的電路圖。
[0019] 圖12是本發(fā)明的帶隙電路的第八實(shí)施例的電路圖。
[0020] 圖13是本發(fā)明的帶隙電路的第九實(shí)施例的電路圖。
[0021] 圖14是本發(fā)明的帶隙電路的第十實(shí)施例的電路圖。

【具體實(shí)施方式】
[0022] 參考圖5,示出了本發(fā)明的帶隙電路50的第一實(shí)施例。電路50包括運(yùn)算放大器 (運(yùn)放52)，其具有第一非反相輸入54、反相第二輸入56以及輸出58。輸出58被連接到三 個(gè)PM0S晶體管：P1、P2和P3的柵極。晶體管PI、P2和P3中的每個(gè)與全部并聯(lián)的電流路 徑II、12和13串聯(lián)連接。輸出58控制電流路徑II、12和13中的電流的流動(dòng)。電流路徑 II被連接到并聯(lián)電流子路徑：14和15。電流子路徑14和15中的每一個(gè)具有串聯(lián)連接的 等效電流源（分別地In和Ir)。分別地，電流源In和Ir的輸出分別被連接到運(yùn)算放大器 52的輸入54和56。電流源In被連接到PNP雙極晶體管60的發(fā)射極，其基極和集電極被 相互連接并接地。電流源Ir被連接到電阻器R1，其然后被連接到PNP雙極晶體管62的發(fā) 射極，該P(yáng)NP雙極晶體管62的基極和集電極被相互連接并接地。晶體管62的發(fā)射極具有 晶體管60的發(fā)射極的比的N倍的比。電流Ir由電流15確定，其為dVbe/Rl (dVbe = PNP 60的Vbe - PNP 64的Vbe)。電流14由電流In確定，其由電流鏡比In/Ir確定。電流II、 14、15因此與絕對(duì)溫度成比例（PTAT)。第三M0S晶體管P3被連接在電流路徑13中（其由 晶體管P1鏡像并且因此PTAT)，其被連接到PNP雙極晶體管64的發(fā)射極，該P(yáng)NP雙極晶體 管64的基極和集電極被相互連接并接地。晶體管64的發(fā)射極具有與雙極晶體管60的面 積基本上相同的面積。包括與電阻器R2串聯(lián)連接的電阻器R3的電阻器除法電路被并聯(lián)連 接到晶體管64的發(fā)射極/集電極。電阻器R2和R3及雙極晶體管64的Vbe提供分?jǐn)?shù)Vbe (在電阻器R2和R3的結(jié)處Vbe < Vbe的比）。電阻器R2和R3的結(jié)處的節(jié)點(diǎn)被連接到電流 路徑12和M0S晶體管P2并且提供輸出帶隙電壓Vbg。
[0023] 在電路50的操作中，能夠修整電阻器R1以補(bǔ)償輸出電壓Vbg的溫度系數(shù)（TC)。 此外，還可以針對(duì)輸出電壓Vbg的TC修整電阻器R2、R3。M0S晶體管PI、P2和P3充當(dāng)用 于電流路徑II、12和13的電流鏡。此外，電流子路徑14和15充當(dāng)電流鏡，并且以In/Ir 的比來(lái)提供電流。因此，輸出Vbg = Kl *Vbe (晶體管64的Vbe) + K2*德爾塔（delta)Vbe。 其中Kl=R2パR2+R3)，例如0.5。并且其中德爾塔Vbe=((晶體管60的Vbe)-(晶體管62 的Vbe))，其中K2 = R2eq/Rl，R2eq是R2和R3的并聯(lián)組合。因此，通過電阻器R1、R2和R3 的適當(dāng)修整，能夠使得輸出帶隙電壓Vbg與溫度無(wú)關(guān)且非常小，例如〈0. 6V。此外，能夠針對(duì) Vbg的TC修整比In/Ir或P2/P1晶體管尺寸。
[0024] 參考圖6,示出了用于生成帶隙電壓的本發(fā)明的電路80的第二實(shí)施例。電路80類 似于圖5中所示的電路50。因此，相似的數(shù)字將用于相似的部分。電路80與電路50之間 的唯一變化是圖5中所示的(等效）電流源In在圖6中被示為包括與原生（native)晶體管 84a并聯(lián)連接的PM0S晶體管82a，并且PM0S晶體管82a的柵極被接地。晶體管82a和84a 的源極/漏極被連接在一起并與電流路徑14串聯(lián)。圖5中所示的(等效）電流源Ir在圖6 中被示為包括與原生晶體管84b并聯(lián)連接的PM0S晶體管82b，并且PM0S晶體管82b的柵極 被接地。晶體管82b和84b的源極/漏極被連接在一起并與電流路徑15串聯(lián)。原生晶體 管84a和84b的柵極被連接在一起并連接到電壓源Vdd。對(duì)于諸如電池操作的低壓操作而 言，Vdd可約為1. 0 - 1. 2伏。在所有其它方面，電路80與電路50相同且電路80的操作也 與電路50的操作相同。In/Ir的比由晶體管82a和84a的尺寸相比于晶體管82b和84b的 尺寸的比確定。用于In和Ir的替換實(shí)施例分別是沒有原生晶體管84a和84b的PM0S晶 體管82a和82b。此外，可以以控制偏置使PM0S82a和82b的柵極偏置以模擬等效電阻器值 (預(yù)定值)，諸如100K或1K歐姆。用于In和Ir的另一替換實(shí)施例分別是沒有PM0S晶體管 82a和82b的原生晶體管84a和84b。此外可以以控制偏置使原生晶體管84a和84b的柵 極偏置以模擬等效電阻器值(預(yù)定值)，諸如100K或1K歐姆。
[0025] 參考圖7,示出了用于生成帶隙電壓的本發(fā)明的電路90的第三實(shí)施例。電路90類 似于圖5中所示的電路50以及圖6中所示的電路80。因此，相似的數(shù)字將用于相似的部 分。電路90與電路50之間的唯一變化是圖5中所示的電流源In在圖7中被示為包括電 阻器92a。圖5中所示的電流源Ir在圖7中被示為包括電阻器92b。在所有其它方面，電 路90與電路50相同且電路90的操作也與電路50的操作相同。
[0026] 參考圖8,示出了用于生成帶隙電壓的本發(fā)明的電路100的第四實(shí)施例。電路100 類似于圖7中所示的電路90。因此，相似的數(shù)字將用于相似的部分。電路100與電路90之 間的唯一變化是更詳細(xì)地示出了運(yùn)算放大器52。如圖8中所示，運(yùn)算放大器52包括兩級(jí) 的兩個(gè)級(jí)聯(lián)差分級(jí)。第一級(jí)由兩個(gè)原生NM0S晶體管53 (a - b)組成，其柵極分別被供應(yīng)輸 入56和54。原生NM0S晶體管具有基本上接近于零伏的閾值電壓。增強(qiáng)NM0S晶體管具有 約0. 3 - 1. 0伏的閾值電壓。這些原生NM0S晶體管53 (a - b)的漏極(其形成差分輸入對(duì)） 被連接到一對(duì)兩個(gè)串聯(lián)連接(共源共柵負(fù)載）的原生NM0S晶體管55 (a-b)和57 (a- b) (其構(gòu)成用于輸入差分對(duì)的輸出負(fù)載)，并且兩對(duì)晶體管55 (a - b)和57 (a - b)被連接到 正電源。由于只有原生晶體管被用于第一級(jí)，所以電路100在非常低壓電源(例如IV Vdd) 以及低壓輸入共模范圍(例如節(jié)點(diǎn)56/54上的0. IV)下操作。第一級(jí)的輸入差分對(duì)晶體管 53 (a - b)的漏極被連接到第二級(jí)增強(qiáng)NM0S差分輸入對(duì)晶體管61 (a - b)的柵極。一對(duì) PM0S晶體管59 (a - b)被連接到第二輸入差分對(duì)晶體管61 (a - b)的漏極并充當(dāng)用于第 二級(jí)的輸出負(fù)載。來(lái)自第二級(jí)的輸出信號(hào)(連接到使其柵極連接到(第一輸入差分對(duì)的）原 生晶體管53a的漏極的NM0S晶體管61a的漏極是運(yùn)算放大器的輸出。連接到正電源的電 阻器63被連接到二極管連接NMOS晶體管65以經(jīng)由兩個(gè)NMOS晶體管67 (a-b)來(lái)提供固 定偏置電流以便為用于運(yùn)算放大器52的輸入差分對(duì)53 (a-b)供應(yīng)偏置電流。固定偏置電 流近似與電源成比例，=(Vdd-VT)/R，VT是NMOS閾值電壓。
[0027] 參考圖9,示出了用于生成帶隙電壓的本發(fā)明的電路110的第五實(shí)施例。電路110 類似于圖8中所示的電路100。因此，相似的數(shù)字將用于相似的部分。電路110與電路100 之間的唯一變化是被連接到運(yùn)算放大器52的另外的IBoa (運(yùn)放偏置電流）電路112以及 IB-init (初始偏置電流)電路114。IBoa電路112由PM0S晶體管113組成，并且其柵極被 連接到運(yùn)算放大器52的輸出。PM0S晶體管113被連接到二極管連接NM0S晶體管115。一 旦運(yùn)算放大器52是可操作的，意味著其輸出在節(jié)點(diǎn)58上提供正確的操作偏壓(至PM0S晶 體管P1/P2/P3的柵極)，則此偏壓將引起偏置電流(與dVbe/Rl、節(jié)點(diǎn)54和56上的Vbe之間 的電壓差除以R1成比例）以在IBoa電路112中傳導(dǎo)。電路112中的二極管連接NM0S晶 體管115又將提供連接到輸入差分對(duì)的附加偏置晶體管117 (a-b)的柵極的偏壓（并聯(lián)于 原始偏置晶體管67 (a - b)至輸入差分對(duì))。附加偏置晶體管117 (a - b)向運(yùn)算放大器 52提供偏置電流（由IBoa 112電路控制)。此偏壓還通過將原始偏置晶體管67 (a - b)的 柵極拉至低水平(例如0V)而經(jīng)由IB-init電路114引起原始偏置電流減小至最小值，例如 Oua。IB-init電路114隨著IBoa電路112向運(yùn)算放大器52提供(操作）偏置電流而從到 運(yùn)算放大器52的固定偏置電流減小偏置電流。隨著IB-init電路114達(dá)到IB - init最小 值，IBoa電路112達(dá)到最后偏置操作電流。
[0028] 參考圖10,示出了用于生成帶隙電壓的本發(fā)明的電路120的第六實(shí)施例。電路120 類似于圖9中所示的電路110。因此，相似的數(shù)字將用于相似的部分。電路120與電路110 之間的唯一變化是連接到IBoa電路112的另外的啟動(dòng)電路122。IBoa電路112用作自偏 置電路以向運(yùn)算放大器52提供自偏壓。啟動(dòng)電路122感測(cè)運(yùn)放52的節(jié)點(diǎn)58處的輸出以 監(jiān)視其是否是操作的，意指其值是否是低的(小于Vcc)，以確定PM0S晶體管123正在提取電 流。如果PM0S晶體管123不在提取電流，則由NM0S晶體管124提供少量的固定電流，其被 PM0S晶體管125和126及NM0S晶體管127鏡像到NM0S晶體管128以將輸出節(jié)點(diǎn)58拉至 低值以向PM0S晶體管P1/P2/P3中注入偏置電流，其又將到運(yùn)放52的輸入節(jié)點(diǎn)54/56拉至 高值以啟動(dòng)電路。這啟動(dòng)運(yùn)算放大器52并使其操作。
[0029] 參考圖11，示出了用于生成帶隙電壓的本發(fā)明的電路130的第七實(shí)施例。電路130 類似于圖10中所示的電路120。因此，相似的數(shù)字將用于相似的部分。電路130與電路120 之間的唯一變化是圖11中所示的運(yùn)算放大器132與圖10中所示的運(yùn)算放大器52相同，但 是具有折疊共源共柵（cascode)結(jié)構(gòu)。折疊共源共柵結(jié)構(gòu)允許運(yùn)放132在較低電源電壓下 操作（因?yàn)樵谳斎氩罘旨?jí)中不存在二極管連接PM0S負(fù)載)。PM0S晶體管134 (a - b)充當(dāng)用 于輸入差分對(duì)133 (a - b)的負(fù)載（電流鏡負(fù)載)，其示出了串聯(lián)連接(共源共柵)的兩對(duì)原生 NM0S晶體管。原生NM0S晶體管136 (a - b)(每一個(gè)由串聯(lián)連接的兩個(gè)原生NM0S晶體管 組成）（共源共柵）充當(dāng)用于電流差(與輸入級(jí)）的NM0S電流負(fù)載，其通過PM0S晶體管135 (a - b)而被折疊。晶體管136b的漏極是此匪0S電流負(fù)載的輸出節(jié)點(diǎn)。VB1和VB2分別地 為晶體管134 (a - b)和135 (a - b)供應(yīng)適當(dāng)?shù)钠珘?。晶體管負(fù)載136 (a - b)的輸出電 壓然后被原生晶體管NM0S 137和PM0S138的末級(jí)共源極放大器放大，以提供運(yùn)放132的輸 出電壓節(jié)點(diǎn)58。因此，圖11中所示的運(yùn)算放大器132允許電路在較低電源Vdd下操作。
[0030] 參考圖12,示出了用于生成帶隙電壓的本發(fā)明的電路140的第八實(shí)施例。電流140 類似于圖6中所示的電路60。因此，相似的數(shù)字將用于相似的部分。電路140包括運(yùn)算放 大器52(其還可以是圖11中所示的運(yùn)算放大器132)，其具有第一非反相輸入54、反相第二 輸入56以及輸出58。輸出58被連接到兩個(gè)PM0S晶體管：P1和P2的柵極。晶體管P1和 P2中的每一個(gè)與全部被并聯(lián)連接的電流路徑II和12串聯(lián)連接。輸出58控制電流路徑II 和12中電流的流動(dòng)。電流II和12是溫度無(wú)關(guān)電流（ZTC)。電流路徑II被連接到并聯(lián)電 流子路徑：14和15。電流子路徑14和15中的每一個(gè)具有串聯(lián)連接的等效電流源。該電流 源與圖6中所示的電流源相同，包括與原生M0S晶體管并聯(lián)連接的PM0S晶體管。分別地， 電流源In和Ir的輸出分別被連接到運(yùn)算放大器52的輸入54和56。In/Ir的電流比由晶 體管82a和84a的尺寸相比于晶體管82b和84b的尺寸的比確定。電流源In被連接到PNP 雙極晶體管60的發(fā)射極，其基極和集電極被相互連接并接地。電流源Ir被連接到電阻器 R1，其然后被連接到PNP雙極晶體管62的發(fā)射極，該P(yáng)NP雙極晶體管62的基極和集電極被 相互連接并接地。電流源Ir也被連接到包括共同地形成總電阻R2的電阻器R2a和電阻器 R2b的電阻器且然后接地。晶體管62的發(fā)射極具有晶體管60的發(fā)射極的比的N倍的比。 第二M0S晶體管P2與電流路徑12串聯(lián)連接，其被連接到電阻器R3并且然后接地。在到電 阻器R3的連接處是用于帶隙電壓的輸出。
[0031] 在電路140的操作中，可以將電路140與非常低壓源Vdd-起使用。由電路140 產(chǎn)生的輸出帶隙電壓是 Vbg= (R3/R2) * (晶體管 PNP 60 的）Vbe + (R3/R1) * 德爾塔 Vbe 其中，德爾塔Vbe =晶體管60的Vbe -晶體管62的Vbe 參考圖13,示出了用于生成帶隙電壓的本發(fā)明的電路150的第九實(shí)施例。電路150類 似于圖12中所示的電路140。因此，相似的數(shù)字將用于相似的部分。電路150具有與雙極 晶體管60并聯(lián)連接的另一電阻器R4,以相同方式，包括電阻器R2a和R2b的電阻器R2與雙 極晶體管62并聯(lián)連接。出于說明的目的，電阻器R4被示為包括串聯(lián)連接的兩個(gè)電阻器R4a 和R4b，并且其電阻和等于R4,在電流路徑14中添加了電阻器R4以平衡電流路徑15中的 電阻器R2的電流流動(dòng)。在所有其它方面，電路150與電路140相同且電路150的操作也與 電路140的操作相同。
[0032] 參考圖14,示出了用于生成帶隙電壓的本發(fā)明的電路160的第十實(shí)施例。電路160 類似于圖13中所示的電路150。因此，相似的數(shù)字將用于相似的部分。電路160具有到運(yùn) 算放大器52的非反相輸入54,該運(yùn)算放大器52被連接至電阻器R4a和電阻器R4b的連接。 另外，反相輸入56被連接到電阻器R2a和電阻器R2b的連接。在所有其它方面，電路160 與電路150相同且電路160的操作也與電路150的操作相同。
[0033] 根據(jù)前述內(nèi)容，可以看到公開了用于生成低壓的低功率帶隙電路，其適合于使用 電池以進(jìn)行操作的任何電子設(shè)備。
【權(quán)利要求】
1. 一種用于生成帶隙電壓的帶隙電壓生成電路，所述電路包括： 運(yùn)算放大器，具有兩個(gè)輸入和輸出； 電流鏡電路，具有至少兩個(gè)并聯(lián)電流路徑；所述電流路徑中的每一個(gè)由來(lái)自所述運(yùn)算 放大器的所述輸出控制； 所述電流路徑中的一個(gè)被耦合至到運(yùn)算放大器的所述兩個(gè)輸入中的一個(gè)；以及 電阻器除法電路，被連接到所述另一電流路徑，所述電阻器除法電路提供所述帶隙電 壓。
2. 權(quán)利要求1的電壓生成電路，其中，所述兩個(gè)電流路徑中的每一個(gè)具有控制源極與 漏極之間的電流的PMOS晶體管，并且其柵極被耦合到運(yùn)算放大器的輸出。
3. 權(quán)利要求1的電壓生成電路，其中，所述兩個(gè)電流路徑中的所述一個(gè)具有兩個(gè)并聯(lián) 子路徑，并且每個(gè)子路徑被連接到運(yùn)算放大器的兩個(gè)輸入中的不同的一個(gè)。
4. 權(quán)利要求3的電壓生成電路，其中，所述子路徑中的一個(gè)具有連接在子路徑中的電 阻器。
5. 權(quán)利要求3的電壓生成電路，其中，所述電阻器除法電路包括在節(jié)點(diǎn)處串聯(lián)連接的 第一電阻器和第二電阻器，并且所述節(jié)點(diǎn)提供帶隙電壓。
6. 權(quán)利要求5的電壓生成電路，其中，所述第一電阻器和第二電阻器具有基本上相等 的電阻值。
7. 權(quán)利要求4的電壓生成電路，其中，每個(gè)電流路徑包括控制源極與漏極之間的電流 的PMOS晶體管，并且其柵極被耦合到運(yùn)算放大器的輸出； 雙極晶體管，具有與PMOS晶體管的源極/漏極串聯(lián)連接的發(fā)射極/集電極。
8. 權(quán)利要求7的電壓生成電路，其中，子路徑中的每個(gè)具有電流源。
9. 權(quán)利要求8的電壓生成電路，其中，每個(gè)子路徑中的電流源包括并聯(lián)連接的PMOS晶 體管和原生M0S晶體管。
10. 權(quán)利要求9的電壓生成電路，其中，所述PMOS晶體管和原生NM0S晶體管中的每一 個(gè)具有柵極，該柵極具有控制偏置以模擬預(yù)定電阻值。
11. 權(quán)利要求8的電壓生成電路，其中，每個(gè)子路徑中的電流源包括電阻器。
12. 權(quán)利要求7的電壓生成電路，其中，子路徑中的每個(gè)被連接至到運(yùn)算放大器的兩個(gè) 輸入中的一個(gè)。
13. 權(quán)利要求1的電壓生成電路，還包括與電阻器除法電路并聯(lián)連接的雙極晶體管。
14. 權(quán)利要求1的電壓生成電路，還包括第二電阻器除法電路。
15. 權(quán)利要求14的電壓生成電路，其中，到運(yùn)算放大器的輸入中的一個(gè)來(lái)自所述第二 電阻器除法電路。
16. 權(quán)利要求1的電壓生成電路，還包括具有被連接到帶隙電壓的PMOS晶體管的第三 電流路徑，并且所述PMOS晶體管被耦合到運(yùn)算放大器的輸出。
17. 權(quán)利要求16的電壓生成電路，其中，所述電阻器除法電路包括在輸出節(jié)點(diǎn)處與第 二電阻器串聯(lián)連接的第一電阻器，其中所述輸出節(jié)點(diǎn)提供帶隙電壓，并且其中所述輸出節(jié) 點(diǎn)被連接到第三電流路徑的PMOS晶體管。
18. 權(quán)利要求1的電壓生成電路，還包括運(yùn)算放大器偏置電流電路，其被連接以接收運(yùn) 算放大器的輸出并用于向運(yùn)算放大器提供操作偏置電流。
19. 權(quán)利要求18的電壓生成電路，其中，所述運(yùn)算放大器偏置電流電路包括PMOS晶 體管，其具有被連接到運(yùn)算放大器的輸出的柵極，并且被串聯(lián)地連接到被接地的NM0S晶體 管。
20. 權(quán)利要求18的電壓生成電路，還包括連接到運(yùn)算放大器的初始偏置電流電路，以 便隨著運(yùn)算放大器偏置電流電路向運(yùn)算放大器提供操作偏置電流而減小到運(yùn)算放大器的 偏置電流。
21. 權(quán)利要求1的電壓生成電路，其中，所述運(yùn)算放大器是兩級(jí)運(yùn)算放大器。
22. 權(quán)利要求21的電壓生成電路，其中，所述運(yùn)算放大器的兩級(jí)中的一個(gè)包括原生M0S 晶體管。
23. 權(quán)利要求22的電壓生成電路，其中，所述原生M0S晶體管在到運(yùn)算放大器的輸入 中。
24. 權(quán)利要求22的電壓生成電路，其中，所述原生M0S晶體管在運(yùn)算放大器的輸出中。
25. 權(quán)利要求22的電壓生成電路，其中，所述運(yùn)算放大器是級(jí)聯(lián)運(yùn)算放大器。
26. 權(quán)利要求22的電壓生成電路，其中，所述運(yùn)算放大器的第一級(jí)是折疊共源共柵運(yùn) 算放大器。
27. 權(quán)利要求26的電壓生成電路，其中，所述運(yùn)算放大器的第二級(jí)是共源極放大器。
【文檔編號(hào)】G05F3/02GK104067192SQ201280065656
【公開日】2014年9月24日 申請(qǐng)日期:2012年10月10日 優(yōu)先權(quán)日:2011年11月1日
【發(fā)明者】H.V.特蘭, A.利, T.吳, H.Q.阮 申請(qǐng)人:硅存儲(chǔ)技術(shù)公司