專利名稱：一種低電壓跟隨的電壓基準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬電源技術(shù)領(lǐng)域，尤其涉及一種基準(zhǔn)電壓電路結(jié)構(gòu)，具體為一種低電壓跟隨的電壓基準(zhǔn)電路。
背景技術(shù)：
通常，基準(zhǔn)電壓隨電源電壓變化的系數(shù)較小，但在某些特定應(yīng)用場合卻不一定合適，如作為存儲(chǔ)器讀靈敏放大器的位線限制電壓Vlim，如圖1所示，當(dāng)需要同時(shí)對(duì)兩位存儲(chǔ)單元進(jìn)行讀取操作并對(duì)讀取電流進(jìn)行比較時(shí)，在電源VDD的電源電壓比較低的情況下，由于采用PMOS鏡像電路結(jié)構(gòu)，造成其中二極管接法的一路的位線BLA的電壓被PMOS管的閾值電壓壓低至(VDD-Vtp)，而另一路BLB則仍然可以獲得較高電壓，兩位存儲(chǔ)單元的讀取條件不一樣。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明提供了一種低電壓跟隨的電壓基準(zhǔn)電路，其能夠提供一個(gè)在較低電源電壓下輸出電壓跟隨電源電壓，而在較高電源電壓下輸出電壓跟隨參考電壓的基準(zhǔn)電壓。其技術(shù)方案是這樣的:一種低電壓跟隨的電壓基準(zhǔn)電路，其特征在于，其包括第一PMOS管，第二 PMOS管，所述第一 PMOS管的柵端分別與所述第一 PMOS管的漏端、第二 PMOS管的柵端連接，所述 第一 PMOS管的源端連接電源VDD、漏端連接第三NMOS管的漏端，所述第三NMOS管的柵端連接參考電壓Vref，所述第二 PMOS管的源端連接所述電源VDD、漏端連接第四NMOS管的漏端，所述第四NMOS管的柵端、漏端相連后連接電壓輸出端，所述第三、第四NMOS管的源端相連后連接偏置電流源一端，所述偏置電流源另一端連接地GND。采用本發(fā)明的結(jié)構(gòu)后，第一 PMOS管的漏端連接第三NMOS管的漏端，第三NMOS管的柵端連接參考電壓Vref，第二 PMOS管的漏端連接第四NMOS管的漏端，第四NMOS管的柵端、漏端相連后連接電壓輸出端，第三、第四NMOS管的源端相連后連接偏置電流源一端，獲得的電壓輸出端的Vlim電壓能夠在較低電源電壓下跟隨電源電壓，而電源電壓較高的情況下跟隨參考電壓Vref，從而應(yīng)用于圖1電路中能夠使得BLA和BLB的電壓值保持相同，克服了現(xiàn)有技術(shù)中兩路電壓不相同的缺陷。其進(jìn)一步應(yīng)用電路的特征在于，所述電壓輸出端與所述偏置電流源之間的電路上設(shè)置有與所述第四NMOS管串聯(lián)連接的額外的NMOS管，所述額外的NMOS管的柵端與漏端相連；所述第一、第二 PMOS管相同，所述第三、第四NMOS管相同，上述電路在于調(diào)整輸出電壓端Vlim電壓值。


圖1為本發(fā)明應(yīng)用場合；
圖2為本發(fā)明電路圖；圖3為本發(fā)明加入額外的NMOS管后的電路 圖4為NMOS管和PMOS管示意圖。
具體實(shí)施例方式見圖2所示，一種低電壓跟隨的電壓基準(zhǔn)電路，其包括第一 PMOS管M1，第二 PMOS管M2，第一 PMOS管Ml的柵端分別與第一 PMOS管Ml的漏端、第二 PMOS管M2的柵端連接，第一 PMOS管Ml的源端連接電源VDD、漏端連接第三NMOS管M3的漏端，第三NMOS管M3的柵端連接參考電壓Vref，第二 PMOS管M2的源端連接電源VDD、漏端連接第四NMOS管M4的漏端，第四NMOS管M4的柵端、漏端相連后連接電壓輸出端，第三、第四NMOS管M3、M4的源端相連后連接偏置電流源Ibias—端，偏置電流源Ibias另一端連接地GND，見圖4所示，其為圖1、圖2、圖3中NMOS管和PMOS管的源端、柵端、漏端示意圖。其工作原理如下所述:假設(shè)第一、第二 NMOS管Ml、M2的閾值電壓為Vtp，第三、第四NMOS管M3、M4的閾值電壓為Vtn，電源VDD的電源電壓為Vd，當(dāng)電源電壓Vd
<(Vref-Vtn+Vtp)時(shí)，第三 NMOS 管 M3 充分導(dǎo)通，Vsource= (Vd-Vtp)，第二 PMOS 管 M2、第四NMOS管M4兩端電壓為(Vsourc-Vd) =Vtp,第二 PMOS管M2兩端的電壓為(Vtp-Vtn )，因此第二 PMOS管M2處于亞閾值工作狀態(tài)，Vlim=Vd;當(dāng)Vd ^ (Vref-Vtn+Vtp)時(shí)，Vsource=(Vref-Vtn), Vlim=CVref-Vtn+Vtn)=Vref,即實(shí)現(xiàn)了在較低電源電壓Vd下輸出電壓端Vlim電壓跟隨電源電壓Vd，而在較高電源電壓Vd下輸出電壓端Vlim電壓跟隨參考電壓Vref。如圖3所示，實(shí)際應(yīng)用中，電壓輸出端與偏置電流源Ibias之間的電路上可以設(shè)置有與第四NMOS管M4串聯(lián)連接的額外的NMOS管，即第五NMOS管M5，第五NMOS管M5的柵端與漏端相連，其用以調(diào)整Vlim電壓值，設(shè)第五NMOS管M5的閾值電壓為Vtnl，當(dāng)電源電壓Vd
<(Vref-Vtn+Vtp)時(shí)，第三 NMOS 管 M3 充分導(dǎo)通，Vsource=(Vd-Vtp),第二 PMOS 管 M2、第五NMOS 管 M5 兩端電壓為(V·sourc-Vd) =Vtp,第二 PMOS 管 M2 兩端的電壓為(Vtp-Vtn-Vtnl )，第二 PMOS管M2仍處于亞閾值工作狀態(tài)，Vlim=Vd;當(dāng)Vd ^ (Vref-Vtn+Vtp)時(shí)，Vsource=(Vref-Vtn), Vlim= (Vref-Vtn+Vtn+Vtnl)= (Vref+Vtnl)。
權(quán)利要求
1.一種低電壓跟隨的電壓基準(zhǔn)電路，其特征在于，其包括第一PMOS管，第二PMOS管，所述第一 PMOS管的柵端分別與所述第一 PMOS管的漏端、第二 PMOS管的柵端連接，所述第一PMOS管的源端連接電源VDD、漏端連接第三NMOS管的漏端，所述第三NMOS管的柵端連接參考電壓Vref，所述第二 PMOS管的源端連接所述電源VDD、漏端連接第四NMOS管的漏端，所述第四NMOS管的柵端、漏端相連后連接電壓輸出端，所述第三、第四NMOS管的源端相連后連接偏置電流源一端，所述偏置電流源另一端連接地GND。
2.根據(jù)權(quán)利要求1所述的一種低電壓跟隨的電壓基準(zhǔn)電路，其特征在于，所述電壓輸出端與所述偏置電流源之間的電路上設(shè)置有與所述第四NMOS管串聯(lián)連接的額外的NMOS管，所述額外的NMOS管的柵端與漏端相連。
3.根據(jù)權(quán)利要求1或2所述的一種低電壓跟隨的電壓基準(zhǔn)電路，其特征在于，所述第一、第二 PMOS管相同，所述第三、第`四NMOS管相同。
全文摘要
本發(fā)明涉及模擬電源技術(shù)領(lǐng)域，尤其涉及一種基準(zhǔn)電壓電路結(jié)構(gòu)，具體為一種低電壓跟隨的電壓基準(zhǔn)電路，其能夠提供一個(gè)在較低電源電壓下輸出電壓跟隨電源電壓，而在較高電源電壓下輸出電壓跟隨參考電壓的基準(zhǔn)電壓，其包括第一PMOS管，第二PMOS管，第一PMOS管的柵端分別與第一PMOS管的漏端、第二PMOS管的柵端連接，其特征在于，第一PMOS管的源端連接電源VDD、漏端連接第三NMOS管的漏端，第三NMOS管的柵端連接參考電壓Vref，第二PMOS管的源端連接電源VDD、漏端連接第四NMOS管的漏端，第四NMOS管的柵端、漏端相連后連接電壓輸出端，第三、第四NMOS管的源端相連后連接偏置電流源一端，偏置電流源另一端連接地GND。
文檔編號(hào)G05F1/56GK103235625SQ20131012907
公開日2013年8月7日 申請(qǐng)日期2013年4月15日 優(yōu)先權(quán)日2013年4月15日
發(fā)明者李兆桂 申請(qǐng)人:無錫普雅半導(dǎo)體有限公司