一種帶隙基準(zhǔn)電路及芯片的制作方法
【專(zhuān)利摘要】本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，提供了一種帶隙基準(zhǔn)電路及芯片。本發(fā)明通過(guò)采用包括電流鏡、動(dòng)態(tài)匹配邏輯控制模塊、誤差放大器、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第一PNP型三極管Q1以及第二PNP型三極管Q2的帶隙基準(zhǔn)電路，通過(guò)動(dòng)態(tài)匹配邏輯控制模塊對(duì)電流鏡進(jìn)行平均電流處理以減弱電流鏡失配和工藝擴(kuò)散對(duì)帶隙基準(zhǔn)電壓的影響，并通過(guò)采用發(fā)射極面積相同的第一PNP型三極管Q1和第二PNP型三極管Q2以削弱三極管失配對(duì)帶隙基準(zhǔn)電壓的影響，且在帶隙基準(zhǔn)電壓輸出前通過(guò)低通濾波器濾除動(dòng)態(tài)匹配過(guò)程中所引入的紋波電壓，從而達(dá)到輸出高精度帶隙基準(zhǔn)電壓的目的。
【專(zhuān)利說(shuō)明】一種帶隙基準(zhǔn)電路及芯片
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，尤其涉及一種帶隙基準(zhǔn)電路及芯片。
【背景技術(shù)】
[0002]在芯片中，基準(zhǔn)電壓是由帶隙基準(zhǔn)電路提供的，常見(jiàn)的帶隙基準(zhǔn)電路如圖1所示，其中，PNP型三極管Q2的發(fā)射極的面積是PNP型三極管Q1的N倍，PM0S管P1、PM0S管P2及PM0S管P3的個(gè)數(shù)比為1:1:M，電阻R2上產(chǎn)生由正溫度系數(shù)和負(fù)溫度系數(shù)通過(guò)加權(quán)相加后所得到的帶隙基準(zhǔn)電壓VBe，在不考慮運(yùn)算放大器AMP失調(diào)、PMOS管P1、PM0S管P2與PM0S管P3完全匹配(即電流鏡匹配)以及PNP型三極管Q1與PNP型三極管Q2及PNP型三極管Q3完全匹配的情況下，帶隙基準(zhǔn)電壓VBe如下式所示:
[0003]
【權(quán)利要求】
1.一種帶隙基準(zhǔn)電路，包括對(duì)帶隙基準(zhǔn)電壓中所夾雜的紋波進(jìn)行濾除的低通濾波器，其特征在于，所述帶隙基準(zhǔn)電路還包括: 電流鏡、動(dòng)態(tài)匹配邏輯控制模塊、誤差放大器、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第一 PNP型三極管Q1以及第二 PNP型三極管Q2 ； 所述電流鏡的輸入端接入電源電壓，所述電流鏡的多個(gè)輸出端分別與所述動(dòng)態(tài)匹配邏輯控制模塊的多個(gè)輸入端一一對(duì)應(yīng)連接，所述電流鏡的多個(gè)輸出端的數(shù)量與所述動(dòng)態(tài)匹配邏輯控制模塊的多個(gè)輸入端的數(shù)量相同，所述動(dòng)態(tài)匹配邏輯控制模塊的多個(gè)控制端接入時(shí)鐘控制信號(hào)，所述電流鏡的控制端連接所述誤差放大器的輸出端，所述第一 PNP型三極管Q1的發(fā)射極與所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸出端共接于所述誤差放大器的反相輸入端，所述第一電阻R1的第一端連接所述第一 PNP型三極管Q1的基極，所述第一電阻R1的第二端與所述第一 PNP型三極管Q1的集電極、所述第二電阻R2的第一端以及所述第二PNP型三極管Q2的集電極共接于地，所述第二電阻R2的第一端連接所述第三電阻R3的第一端，所述第三電阻R3的第二端與所述第二 PNP型三極管Q2的基極共接于所述動(dòng)態(tài)匹配邏輯控制模塊的第二輸出端，所述第二 PNP型三極管Q2的發(fā)射極與所述誤差放大器的同相輸入端共接于所述第四電阻R4的第一端，所述第四電阻R4的第二端與所述動(dòng)態(tài)匹配邏輯控制模塊的第三輸出端共接于所述低通濾波器的輸入端；所述第一PNP型三極管Q1的發(fā)射極的面積等于所述第二 PNP型三極管Q2的發(fā)射極的面積。
2.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述電流鏡包括: 第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7以及第八PMOS管P8 ； 所述第一 PMOS管P1的源極與所述第二 PMOS管P2的源極、所述第三PMOS管P3的源極、所述第四PMOS管P4的源極、所述第五PMOS管P5的源極、所述第六PMOS管P6的源極、所述第七PMOS管P7的源極以及所述第八PMOS管P8的源極共接所形成的共接點(diǎn)作為所述電流鏡的輸入端，所述第一 PMOS管P1的柵極與所述第二 PMOS管P2的柵極、所述第三PMOS管P3的柵極、所述第四PMOS管P4的柵極、所述第五PMOS管P5的柵極、所述第六PMOS管P6的柵極、所述第七PMOS管P7的柵極以及所述第八PMOS管P8的柵極共接所形成的共接點(diǎn)作為所述電流鏡的控制端，所述第一 PMOS管P1的漏極與所述第二 PMOS管P2的漏極、所述第三PMOS管P3的漏極、所述第四PMOS管P4的漏極、所述第五PMOS管P5的漏極、所述第六PMOS管P6的漏極、所述第七PMOS管P7的漏極以及所述第八PMOS管P8的漏極分別為所述電流鏡的第一輸出端、第二輸出端、第三輸出端、第四輸出端、第五輸出端、第六輸出端、第七輸出端及第八輸出端。
3.如權(quán)利要求2所述的帶隙基準(zhǔn)電路，其特征在于，所述動(dòng)態(tài)匹配邏輯控制模塊包括: 第九PMOS管P9、第十PMOS管P10、第i一 PMOS管P11、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二一 PMOS管P21、第二十二 PMOS管P22、第二十三PMOS管P23、第二十四 PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第三十PMOS管P30、第三一 PMOS管P31以及第三十二 PMOS管P32 ； 所述第九PMOS管P9的源極、所述第十PMOS管P10的源極以及所述第i一 PMOS管P11的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸入端，所述第十二 PMOS管P12的源極、所述第十三PMOS管P13的源極以及所述第十四PMOS管P14的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第二輸入端，所述第十五PMOS管P15的源極、所述第十六PMOS管P16的源極以及所述第十七PMOS管P17的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第三輸入端，所述第十八PMOS管P18的源極、所述第十九PMOS管P19的源極以及所述第二十PMOS管P20的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第四輸入端，所述第二十一 PMOS管P21的源極、所述第二十二 PMOS管P22的源極以及所述第二十三PMOS管P23的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第五輸入端，所述第二十四PMOS管P24的源極、所述第二十五PMOS管P25的源極以及所述第二十六PMOS管P26的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第六輸入端，所述第二十七PMOS管P27的源極、所述第二十八PMOS管P28的源極以及所述第二十九PMOS管P29的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第七輸入端，所述第三十PMOS管P30的源極、所述第三十一 PMOS管P31的源極以及所述第三十二 PMOS管P32的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第八輸入端，所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸入端、第二輸入端、第三輸入端、第四輸入端、第五輸入端、第六輸入端、第七輸入端及第八輸入端分別連接所述電流鏡的第一輸出端、第二輸出端、第三輸出端、第四輸出端、第五輸出端、第六輸出端、第七輸出端及第八輸出端； 所述第九PMOS管P9的柵極、所述第十二 PMOS管P12的柵極、所述第十五PMOS管P15的柵極、所述第十八PMOS管P18的柵極、所述第二十一 PMOS管P21的柵極、所述第二十四PMOS管P24的柵極、所述第二十七PMOS管P27的柵極以及所述第三十PMOS管P30的柵極分別接入第一 A類(lèi)時(shí)鐘控制信號(hào)、第二 A類(lèi)時(shí)鐘控制信號(hào)、第三A類(lèi)時(shí)鐘控制信號(hào)、第四A類(lèi)時(shí)鐘控制信號(hào)、第五A類(lèi)時(shí)鐘控制信號(hào)、第六A類(lèi)時(shí)鐘控制信號(hào)、第七A類(lèi)時(shí)鐘控制信號(hào)以及第八A類(lèi)時(shí)鐘控制信號(hào)，所述第十三PMOS管P13的柵極、所述第十九PMOS管P19的柵極、所述第十六PMOS管P16的柵極、所述第二十二 PMOS管P22的柵極、所述第二十五PMOS管P25的柵極、所述第二十八PMOS管P28的柵極、所述第三十一 PMOS管P31的柵極以及所述第十PMOS管P10的柵極分別接入第一 B類(lèi)時(shí)鐘控制信號(hào)、第二 B類(lèi)時(shí)鐘控制信號(hào)、第三B類(lèi)時(shí)鐘控制信號(hào)、第四B類(lèi)時(shí)鐘控制信號(hào)、第五B類(lèi)時(shí)鐘控制信號(hào)、第六B類(lèi)時(shí)鐘控制信號(hào)、第七B類(lèi)時(shí)鐘控制信號(hào)以及第八B類(lèi)時(shí)鐘控制信號(hào)，所述第二十三PMOS管P23的柵極、所述第二十六PMOS管P26的柵極、所述第二十九PMOS管P29的柵極、所述第三十二 PMOS管P32的柵極、所述第十一 PMOS管P11的柵極、所述第十四PMOS管P14的柵極、所述第十七PMOS管P17的柵極以及所述第二十PMOS管P20的柵極分別接入第一 C類(lèi)時(shí)鐘控制信號(hào)、第二 C類(lèi)時(shí)鐘控制信號(hào)、第三C類(lèi)時(shí)鐘控制信號(hào)、第四C類(lèi)時(shí)鐘控制信號(hào)、第五C類(lèi)時(shí)鐘控制信號(hào)、第六C類(lèi)時(shí)鐘控制信號(hào)、第七C類(lèi)時(shí)鐘控制信號(hào)以及第八C類(lèi)時(shí)鐘控制信號(hào)，所述第九PMOS管P9的漏極、所述第十二 PMOS管P12的漏極、所述第十五PMOS管P15的漏極、所述第十八PMOS管P18的漏極、所述第二十一 PMOS管P21的漏極、所述第二十四PMOS管P24的漏極、所述第二十七PMOS管P27的漏極以及所述第三十PMOS管P30的漏極所形成的共接點(diǎn)作為所述動(dòng)態(tài)匹配邏輯控制模塊的第三輸出端，所述第十PMOS管P10的漏極、所述第十三PMOS管P13的漏極、所述第十九PMOS管P19的漏極、所述第十六PMOS管P16的漏極、所述第二十二 PMOS管P22的漏極、所述第二十五PMOS管P25的漏極、所述第二十八PMOS管P28的漏極以及所述第三十一 PM0S管P31的漏極所形成的共接點(diǎn)作為所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸出端，所述第十一 PM0S管P11的漏極、所述第十四PM0S管P14的漏極、所述第十七PM0S管P17的漏極、所述第二十PM0S管P20的漏極、所述第二十三PM0S管P23的漏極、所述第二十六PM0S管P26的漏極、所述第二十九PM0S管P29的漏極以及所述第三十二 PM0S管P32的漏極所形成的共接點(diǎn)作為所述動(dòng)態(tài)匹配邏輯控制模塊的第二輸出端。
4.如權(quán)利要求3所述的帶隙基準(zhǔn)電路，其特征在于，所述第四電阻R4為可調(diào)電阻。
5.一種芯片，其特征在于，所述芯片包括一帯隙基準(zhǔn)電路，所述帶隙基準(zhǔn)電路包括對(duì)帶隙基準(zhǔn)電壓中所夾雜的紋波進(jìn)行濾除的低通濾波器； 所述帶隙基準(zhǔn)電路還包括: 電流鏡、動(dòng)態(tài)匹配邏輯控制模塊、誤差放大器、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第一 PNP型三極管Q1以及第二 PNP型三極管Q2 ； 所述電流鏡的輸入端接入電源電壓，所述電流鏡的多個(gè)輸出端分別與所述動(dòng)態(tài)匹配邏輯控制模塊的多個(gè)輸入端一一對(duì)應(yīng)連接，所述電流鏡的多個(gè)輸出端的數(shù)量與所述動(dòng)態(tài)匹配邏輯控制模塊的多個(gè)輸入端的數(shù)量相同，所述動(dòng)態(tài)匹配邏輯控制模塊的多個(gè)控制端接入時(shí)鐘控制信號(hào)，所述電流鏡的控制端連接所述誤差放大器的輸出端，所述第一 PNP型三極管Q1的發(fā)射極與所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸出端共接于所述誤差放大器的反相輸入端，所述第一電阻R1的第一端連接所述第一 PNP型三極管Q1的基極，所述第一電阻R1的第二端與所述第一 PNP型三極管Q1的集電極、所述第二電阻R2的第一端以及所述第二PNP型三極管Q2的集電極共接于地，所述第二電阻R2的第一端連接所述第三電阻R3的第一端，所述第三電阻R3的第二端與所述第二 PNP型三極管Q2的基極共接于所述動(dòng)態(tài)匹配邏輯控制模塊的第二輸出端，所述第二 PNP型三極管Q2的發(fā)射極與所述誤差放大器的同相輸入端共接于所述第四電阻R4的第一端，所述第四電阻R4的第二端與所述動(dòng)態(tài)匹配邏輯控制模塊的第三輸出端共接于所述低通濾波器的輸入端；所述第一PNP型三極管Q1的發(fā)射極的面積等于所述第二 PNP型三極管Q2的發(fā)射極的面積。
6.如權(quán)利要求5所述的芯片，其特征在于，所述電流鏡包括: 第一 PM0S管P1、第二 PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第六PM0S管P6、第七PM0S管P7以及第八PM0S管P8； 所述第一 PM0S管P1的源極與所述第二 PM0S管P2的源極、所述第三PM0S管P3的源極、所述第四PM0S管P4的源極、所述第五PM0S管P5的源極、所述第六PM0S管P6的源極、所述第七PM0S管P7的源極以及所述第八PM0S管P8的源極共接所形成的共接點(diǎn)作為所述電流鏡的輸入端，所述第一 PM0S管P1的柵極與所述第二 PM0S管P2的柵極、所述第三PM0S管P3的柵極、所述第四PM0S管P4的柵極、所述第五PM0S管P5的柵極、所述第六PM0S管P6的柵極、所述第七PM0S管P7的柵極以及所述第八PM0S管P8的柵極共接所形成的共接點(diǎn)作為所述電流鏡的控制端，所述第一 PM0S管P1的漏極與所述第二 PM0S管P2的漏極、所述第三PM0S管P3的漏極、所述第四PM0S管P4的漏極、所述第五PM0S管P5的漏極、所述第六PM0S管P6的漏極、所述第七PM0S管P7的漏極以及所述第八PM0S管P8的漏極分別為所述電流鏡的第一輸出端、第二輸出端、第三輸出端、第四輸出端、第五輸出端、第六輸出端、第七輸出端及第八輸出端。
7.如權(quán)利要求6所述的芯片，其特征在于，所述動(dòng)態(tài)匹配邏輯控制模塊包括: 第九PMOS管P9、第十PMOS管P10、第十一 PMOS管P11、第十二 PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十五PMOS管P15、第十六PMOS管P16、第十七PMOS管P17、第十八PMOS管P18、第十九PMOS管P19、第二十PMOS管P20、第二十一 PMOS管P21、第二十二 PMOS管P22、第二十三PMOS管P23、第二十四PMOS管P24、第二十五PMOS管P25、第二十六PMOS管P26、第二十七PMOS管P27、第二十八PMOS管P28、第二十九PMOS管P29、第三十PMOS管P30、第三十一 PMOS管P31以及第三十二 PMOS管P32 ； 所述第九PMOS管P9的源極、所述第十PMOS管P10的源極以及所述第十一 PMOS管P11的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸入端，所述第十二 PMOS管P12的源極、所述第十三PMOS管P13的源極以及所述第十四PMOS管P14的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第二輸入端，所述第十五PMOS管P15的源極、所述第十六PMOS管P16的源極以及所述第十七PMOS管P17的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第三輸入端，所述第十八PMOS管P18的源極、所述第十九PMOS管P19的源極以及所述第二十PMOS管P20的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第四輸入端，所述第二十一 PMOS管P21的源極、所述第二十二 PMOS管P22的源極以及所述第二十三PMOS管P23的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第五輸入端，所述第二十四PMOS管P24的源極、所述第二十五PMOS管P25的源極以及所述第二十六PMOS管P26的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第六輸入端，所述第二十七PMOS管P27的源極、所述第二十八PMOS管P28的源極以及所述第二十九PMOS管P29的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第七輸入端，所述第三十PMOS管P30的源極、所述第三十一 PMOS管P31的源極以及所述第三十二 PMOS管P32的源極所形成的共接點(diǎn)為所述動(dòng)態(tài)匹配邏輯控制模塊的第八輸入端，所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸入端、第二輸入端、第三輸入端、第四輸入端、第五輸入端、第六輸入端、第七輸入端及第八輸入端分別連接所述電流鏡的第一輸出端、第二輸出端、第三輸出端、第四輸出端、第五輸出端、第六輸出端、第七輸出端及第八輸出端； 所述第九PMOS管P9的柵極、所述第十二 PMOS管P12的柵極、所述第十五PMOS管P15的柵極、所述第十八PMOS管P18的柵極、所述第二十一 PMOS管P21的柵極、所述第二十四PMOS管P24的柵極、所述第二十七PMOS管P27的柵極以及所述第三十PMOS管P30的柵極分別接入第一 A類(lèi)時(shí)鐘控制信號(hào)、第二 A類(lèi)時(shí)鐘控制信號(hào)、第三A類(lèi)時(shí)鐘控制信號(hào)、第四A類(lèi)時(shí)鐘控制信號(hào)、第五A類(lèi)時(shí)鐘控制信號(hào)、第六A類(lèi)時(shí)鐘控制信號(hào)、第七A類(lèi)時(shí)鐘控制信號(hào)以及第八A類(lèi)時(shí)鐘控制信號(hào)，所述第十三PMOS管P13的柵極、所述第十九PMOS管P19的柵極、所述第十六PMOS管P16的柵極、所述第二十二 PMOS管P22的柵極、所述第二十五PMOS管P25的柵極、所述第二十八PMOS管P28的柵極、所述第三十一 PMOS管P31的柵極以及所述第十PMOS管P10的柵極分別接入第一 B類(lèi)時(shí)鐘控制信號(hào)、第二 B類(lèi)時(shí)鐘控制信號(hào)、第三B類(lèi)時(shí)鐘控制信號(hào)、第四B類(lèi)時(shí)鐘控制信號(hào)、第五B類(lèi)時(shí)鐘控制信號(hào)、第六B類(lèi)時(shí)鐘控制信號(hào)、第七B類(lèi)時(shí)鐘控制信號(hào)以及第八B類(lèi)時(shí)鐘控制信號(hào)，所述第二十三PMOS管P23的柵極、所述第二十六PMOS管P26的柵極、所述第二十九PMOS管P29的柵極、所述第三十二 PMOS管P32的柵極、所述第十一 PMOS管P11的柵極、所述第十四PMOS管P14的柵極、所述第十七PMOS管P17的柵極以及所述第二十PMOS管P20的柵極分別接入第一 C類(lèi)時(shí)鐘控制信號(hào)、第二 C類(lèi)時(shí)鐘控制信號(hào)、第三C類(lèi)時(shí)鐘控制信號(hào)、第四C類(lèi)時(shí)鐘控制信號(hào)、第五C類(lèi)時(shí)鐘控制信號(hào)、第六C類(lèi)時(shí)鐘控制信號(hào)、第七C類(lèi)時(shí)鐘控制信號(hào)以及第八C類(lèi)時(shí)鐘控制信號(hào)，所述第九PMOS管P9的漏極、所述第十二 PMOS管P12的漏極、所述第十五PMOS管P15的漏極、所述第十八PMOS管P18的漏極、所述第二i一 PMOS管P21的漏極、所述第二十四PMOS管P24的漏極、所述第二十七PMOS管P27的漏極以及所述第三十PMOS管P30的漏極所形成的共接點(diǎn)作為所述動(dòng)態(tài)匹配邏輯控制模塊的第三輸出端，所述第十PMOS管P10的漏極、所述第十三PMOS管P13的漏極、所述第十九PMOS管P19的漏極、所述第十六PMOS管P16的漏極、所述第二十二 PMOS管P22的漏極、所述第二十五PMOS管P25的漏極、所述第二十八PMOS管P28的漏極以及所述第三i一 PMOS管P31的漏極所形成的共接點(diǎn)作為所述動(dòng)態(tài)匹配邏輯控制模塊的第一輸出端，所述第十一 PMOS管P11的漏極、所述第十四PMOS管P14的漏極、所述第十七PMOS管P17的漏極、所述第二十PMOS管P20的漏極、所述第二十三PMOS管P23的漏極、所述第二十六PMOS管P26的漏極、所述第二十九PMOS管P29的漏極以及所述第三十二 PMOS管P32的漏極所形成的共接點(diǎn)作為所述動(dòng)態(tài)匹配邏輯控制模塊的第二輸出端。
8.如權(quán)利要求7所述的芯片，其特征在于，所述第四電阻R4為可調(diào)電阻。
【文檔編號(hào)】G05F1/56GK103455074SQ201310382068
【公開(kāi)日】2013年12月18日 申請(qǐng)日期:2013年8月28日 優(yōu)先權(quán)日:2013年8月28日
【發(fā)明者】譚遷寧, 喬愛(ài)國(guó), 劉寶生 申請(qǐng)人:深圳市芯海科技有限公司