低壓差穩(wěn)壓器的制造方法
【專利摘要】本發(fā)明提供一種低壓差穩(wěn)壓器。包括：電流補(bǔ)償裝置；所述電流補(bǔ)償裝置，電連接在所述低壓差穩(wěn)壓器的電壓輸出線上，用于當(dāng)所述電壓輸出線上連接的負(fù)載的電流變大時(shí)輸出第一補(bǔ)償電流至所述負(fù)載，或者當(dāng)所述電壓輸出線上連接的所述負(fù)載的電流變小時(shí)接收所述負(fù)載輸入的第二補(bǔ)償電流。本發(fā)明提供的低壓差穩(wěn)壓器，當(dāng)負(fù)載電流突變時(shí)，通過電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流，實(shí)現(xiàn)了輸出電壓的快速穩(wěn)定。
【專利說明】低壓差穩(wěn)壓器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力電子【技術(shù)領(lǐng)域】，尤其涉及一種低壓差穩(wěn)壓器。
【背景技術(shù)】
[0002]當(dāng)今，各種電子設(shè)備被廣泛應(yīng)用，電池穩(wěn)定的電壓輸出對(duì)提高電池的壽命有很大影響。常見的穩(wěn)定電壓輸出的器件主要有兩種:交換式穩(wěn)壓器和線性穩(wěn)壓器，現(xiàn)有技術(shù)中，通過在低壓差穩(wěn)壓器內(nèi)部設(shè)置電容(一般為幾μ F)，以使輸出電壓穩(wěn)定。
[0003]如圖1所示為現(xiàn)有技術(shù)中低壓差穩(wěn)壓器的電路圖，該低壓差穩(wěn)壓器包括誤差放大器11、第一晶體管12、第一電阻13、第二電阻14和第一電容15，其中，第一晶體管12為P型金屬氧化物半導(dǎo)體(Ρ-Mental-Oxide-Semiconductor,簡(jiǎn)稱PM0S)晶體管。誤差放大器11的負(fù)端用于輸入由帶隙基準(zhǔn)電路產(chǎn)生的第一基準(zhǔn)電壓Vrefl，輸出端驅(qū)動(dòng)第一晶體管12。第一晶體管12的源極用于輸入電子設(shè)備等輸入的電壓Vin,漏極分別與負(fù)載16和第一電容15電連接，在負(fù)載16側(cè)形成輸出電壓Vout、負(fù)載電流lout。當(dāng)負(fù)載電流1ut變化時(shí)，例如當(dāng)負(fù)載電流1ut變大時(shí)，第一電容15先通過放電為負(fù)載提供電流，使得輸出電壓Vout變小，第一電阻13和第二電阻14對(duì)變小后的輸出電壓Vout進(jìn)行分壓，將得到的變小的第一反饋電壓Vol反饋至誤差放大器11的正端，誤差放大器11將變小的第一反饋電壓Vol和第一基準(zhǔn)電壓Vrefl作差得到的變小的差值信號(hào)經(jīng)過放大后輸入至第一晶體管12，以調(diào)節(jié)第一晶體管12的源極和柵極之間的電壓差變大，使得第一晶體管12的漏極電流變大，低壓差穩(wěn)壓器的輸出電壓變大，實(shí)現(xiàn)輸出電壓Vout的穩(wěn)定，反饋調(diào)節(jié)的過程中，第一電容15充電，電量恢復(fù)到正常值。
[0004]但現(xiàn)有技術(shù)存在如下缺陷:由于在低壓差穩(wěn)壓器內(nèi)部設(shè)置的輸出電容較小，當(dāng)負(fù)載電流突變時(shí)，低壓差穩(wěn)壓器的輸出電壓會(huì)突變到很低或很高，突變后的輸出電壓在反饋電路的緩慢調(diào)節(jié)作用下逐漸恢復(fù)正常值，因此當(dāng)負(fù)載電流突變時(shí)，現(xiàn)有的低壓差穩(wěn)壓器會(huì)有一段時(shí)間處于欠電壓或過電壓狀態(tài)，尤其是當(dāng)負(fù)載電流連續(xù)的以不同頻率變化時(shí)，無法實(shí)現(xiàn)輸出電壓的快速穩(wěn)定。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種低壓差穩(wěn)壓器，用以解決現(xiàn)有技術(shù)中存在的當(dāng)負(fù)載電流突變時(shí)，尤其是當(dāng)負(fù)載電流連續(xù)的以不同頻率變化時(shí)，無法實(shí)現(xiàn)輸出電壓的快速穩(wěn)定的問題。
[0006]本發(fā)明提供了一種低壓差穩(wěn)壓器，包括:電流補(bǔ)償裝置；
[0007]所述電流補(bǔ)償裝置，電連接在所述低壓差穩(wěn)壓器的電壓輸出線上，用于當(dāng)所述電壓輸出線上連接的負(fù)載的電流變大時(shí)輸出第一補(bǔ)償電流至所述負(fù)載，或者當(dāng)所述電壓輸出線上連接的所述負(fù)載的電流變小時(shí)接收所述負(fù)載輸入的第二補(bǔ)償電流。
[0008]如上所述的低壓差穩(wěn)壓器中，所述電流補(bǔ)償裝置包括:第二晶體管、第一延遲電路、第三晶體管、第四晶體管、第二延遲電路、第五晶體管、第三延遲電路和至少一個(gè)第六晶體管，所述第二晶體管和所述第三晶體管為P型金屬氧化物半導(dǎo)體PMOS晶體管，所述第四晶體管、所述第五晶體管和所述第六晶體管為N型金屬氧化物半導(dǎo)體NMOS晶體管；
[0009]所述第二晶體管的源極電連接在所述電壓輸出線上，所述第二晶體管的柵極和所述第二晶體管的漏極電連接；
[0010]所述第一延遲電路的第一端與所述第二晶體管的柵極電連接，所述第一延遲電路的第二端與所述第三晶體管的柵極電連接，用于將所述第二晶體管的柵極的電壓延遲一段時(shí)間輸入至所述第三晶體管的柵極；
[0011]所述第三晶體管的源極電連接在所述電壓輸出線上；
[0012]所述第四晶體管的漏極和所述第二晶體管的漏極電連接，所述第四晶體管的源極接地；
[0013]所述第二延遲電路的第一端與所述第四晶體管的柵極電連接，所述第二延遲電路的第二端與所述第五晶體管的柵極電連接，用于將所述第四晶體管的柵極的電壓延遲一段時(shí)間輸入至所述第五晶體管的柵極；
[0014]所述第五晶體管的漏極和所述第三晶體管的漏極電連接，所述第五晶體管的源極接地；
[0015]所述第三延遲電路的第一端與所述第三晶體管的漏極電連接，所述第三延遲電路的第二端與所述第五晶體管的柵極電連接，用于將所述第三晶體管的漏極的電壓延遲一段時(shí)間輸入至所述第五晶體管的柵極；
[0016]所述第六晶體管的柵極與所述第五晶體管的漏極電連接，所述第六晶體管的源極接地，所述第六晶體管的漏極電連接在所述電壓輸出線上。
[0017]如上所述的低壓差穩(wěn)壓器中，所述第一延遲電路包括:第一開關(guān)、第二電容、第二開關(guān)和第三電容；
[0018]所述第一開關(guān)的第一端與所述第二晶體管的柵極電連接，所述第一開關(guān)的第二端分別與所述第二開關(guān)的第一端和所述第二電容的第一端電連接；
[0019]所述第二開關(guān)的第二端分別與所述第三晶體管的柵極和所述第三電容的第一端電連接；
[0020]所述第二電容的第二端和所述第三電容的第二端分別接地。
[0021]如上所述的低壓差穩(wěn)壓器中，所述第二延遲電路包括:第三開關(guān)、第四電容、第四開關(guān)和第五電容；
[0022]所述第三開關(guān)的第一端與所述第四晶體管的柵極電連接，所述第三開關(guān)的第二端分別與所述第四開關(guān)的第一端和所述第四電容的第一端電連接；
[0023]所述第四開關(guān)的第二端分別與所述第五晶體管的柵極和所述第五電容的第一端電連接；
[0024]所述第四電容的第二端和所述第五電容的第二端分別接地。
[0025]如上所述的低壓差穩(wěn)壓器中，所述第三延遲電路為第三電阻。
[0026]如上所述的低壓差穩(wěn)壓器中，所述電流補(bǔ)償裝置還包括:第四電阻；
[0027]所述第四電阻的第一端與所述第六晶體管的源極電連接，所述第四電阻的第二端接地；
[0028]所述第四電阻和所述第六晶體管，用于對(duì)所述電壓輸出線輸出的輸出電壓進(jìn)行分壓。[0029]如上所述的低壓差穩(wěn)壓器中，所述電流補(bǔ)償裝置還包括:對(duì)應(yīng)于每個(gè)所述第六晶體設(shè)置的第五開關(guān)；
[0030]所述第五開關(guān)的第一端電連接在所述電壓輸出線上，所述第五開關(guān)的第二端與對(duì)應(yīng)的所述第六晶體管的漏極電連接，用于接通或斷開所述電壓輸出線與對(duì)應(yīng)的所述第六晶體管的漏極之間的電連接。
[0031]如上所述的低壓差穩(wěn)壓器中，所述電流補(bǔ)償裝置還包括:控制電路和對(duì)應(yīng)于每個(gè)所述第六晶體設(shè)置的第七晶體管，所述第七晶體管為NMOS晶體管或PMOS晶體管；
[0032]所述第七晶體管的源極電連接在所述電壓輸出線上，所述第七晶體管的漏極與對(duì)應(yīng)的所述第六晶體管的漏極電連接，所述第七晶體管的柵極與所述控制電路電連接；
[0033]所述控制電路，用于控制每個(gè)所述第七晶體管的源極和漏極之間的導(dǎo)通或截止，以接通或斷開所述電壓輸出線與對(duì)應(yīng)的所述第六晶體管的漏極之間的電連接。
[0034]如上所述的低壓差穩(wěn)壓器中，所述控制電路包括:比較器、計(jì)數(shù)器和譯碼器；
[0035]所述比較器分別與所述第四電阻的第一端和所述計(jì)數(shù)器電連接，所述譯碼器分別與所述計(jì)數(shù)器和所述第七晶體管的柵極電連接；
[0036]所述比較器，用于根據(jù)所述輸出電壓經(jīng)所述第四電阻和所述第六晶體管分壓后得到的第二反饋電壓生成第一控制信號(hào)，并將所述第一控制信號(hào)輸入至所述計(jì)數(shù)器；
[0037]所述計(jì)數(shù)器，用于在所述第一控制信號(hào)的控制下升序或降序計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入至所述譯碼器；
[0038]所述譯碼器，用于根據(jù)所述計(jì)數(shù)結(jié)果生成第二控制信號(hào)分別輸入至每個(gè)所述第七晶體管的柵極，控制每個(gè)所述第七晶體管的源極和漏極之間的導(dǎo)通或截止。
[0039]本發(fā)明提供的低壓差穩(wěn)壓器，當(dāng)負(fù)載電流突變時(shí)，通過電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流，避免了低壓差穩(wěn)壓器的輸出電壓突變到很低或很高，進(jìn)而避免了低壓差穩(wěn)壓器長(zhǎng)時(shí)間處于欠電壓或過電壓狀態(tài)，實(shí)現(xiàn)了輸出電壓的快速穩(wěn)定。
【專利附圖】

【附圖說明】
[0040]圖1為現(xiàn)有技術(shù)中低壓差穩(wěn)壓器的電路圖；
[0041]圖2為本發(fā)明提供的低壓差穩(wěn)壓器一個(gè)實(shí)施例的電路圖；
[0042]圖3為本發(fā)明提供的低壓差穩(wěn)壓器又一個(gè)實(shí)施例的電路圖；
[0043]圖4為本發(fā)明提供的低壓差穩(wěn)壓器又一個(gè)實(shí)施例的電路圖；
[0044]圖5為本發(fā)明提供的低壓差穩(wěn)壓器又一個(gè)實(shí)施例的電路圖。
【具體實(shí)施方式】
[0045]下面通過具體的實(shí)施例及附圖，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0046]圖2為本發(fā)明提供的低壓差穩(wěn)壓器一個(gè)實(shí)施例的電路圖。如圖2所示，該低壓差穩(wěn)壓器包括:電流補(bǔ)償裝置21。電流補(bǔ)償裝置21，電連接在低壓差穩(wěn)壓器的電壓輸出線上，用于當(dāng)電壓輸出線上連接的負(fù)載16的電流變大時(shí)輸出第一補(bǔ)償電流至負(fù)載16，或者當(dāng)電壓輸出線上連接的負(fù)載16的電流變小時(shí)接收負(fù)載16輸入的第二補(bǔ)償電流。
[0047]為了便于本領(lǐng)域技術(shù)人員更好的理解本發(fā)明實(shí)施例提供的低壓差穩(wěn)壓器，本實(shí)施例給出了低壓差穩(wěn)壓器中各器件電連接關(guān)系的一種可行實(shí)施方式，如圖2所示，具體的:[0048]該低壓差穩(wěn)壓器可以包括:誤差放大器11、第一晶體管12、第一電阻13、第二電阻14、第一電容15和電流補(bǔ)償裝置21，第一晶體管12為P型金屬氧化物半導(dǎo)體PMOS晶體管；
[0049]誤差放大器11，用于將正端輸入的第一反饋電壓和負(fù)端輸入的第一基準(zhǔn)電壓之間的差值信號(hào)經(jīng)放大后通過輸出端輸出至第一晶體管12的柵極；
[0050]第一晶體管12,用于在柵極輸入的放大后的差值信號(hào)和源極輸入的輸入電壓的控制下，將輸出電壓通過漏極輸入至負(fù)載16 ；
[0051]第一電阻13和第二電阻14串聯(lián)于第一晶體管12的漏極和地之間,用于對(duì)輸出電壓進(jìn)行分壓，并將得到的第一反饋電壓輸入至誤差放大器11的正端；
[0052]第一電容15的第一端與第一晶體管12的漏極電連接,第二端接地,用于當(dāng)負(fù)載16的電流變大時(shí)放電，或者當(dāng)負(fù)載16的電流變小時(shí)充電；
[0053]電流補(bǔ)償裝置21和第一晶體管12的漏極電連接，用于當(dāng)負(fù)載16的電流變大時(shí)輸出第一補(bǔ)償電流至負(fù)載16，或者當(dāng)負(fù)載16的電流變小時(shí)接收負(fù)載16輸入的第二補(bǔ)償電流。
[0054]具體的，誤差放大器11的負(fù)端用于輸入由帶隙基準(zhǔn)電路產(chǎn)生的第一基準(zhǔn)電壓Vrefl ;誤差放大器11的正端用于輸入第一反饋電壓Vol，該第一反饋電壓Vol是誤差放大器11的輸出電壓Vout經(jīng)第一電阻13和第二電阻14分壓后得到的；誤差放大器11將輸入的第一反饋電壓Vol和第一基準(zhǔn)電壓Vrefl相減，得到差值信號(hào)，并將該差值信號(hào)放大；誤差放大器11的輸出端與第一晶體管12的柵極電連接，用于將該放大后的差值信號(hào)輸入至第一晶體管12的柵極。
[0055]第一晶體管12的柵極用于輸入放大后的差值信號(hào)；第一晶體管12的源極用于輸入電子設(shè)備等輸入的輸入電壓Vin;當(dāng)源極輸入的輸入電壓Vin和柵極輸入的放大后的差值信號(hào)的差值滿足第一晶體管12的導(dǎo)通條件時(shí)，第一晶體管12的源極和漏極之間導(dǎo)通，并在源極和漏極之間形成一定的壓降，從而使得第一晶體管12的源極輸入的輸入電壓Vin與漏極輸出的輸出電壓Vout的差值正好等于該壓降的數(shù)值。第一晶體管12的漏極將輸出電壓Vout分別輸入至負(fù)載16、第一電阻13和第二電阻14組成的分壓電路、第一電容15和電流補(bǔ)償裝置21。在負(fù)載16側(cè)形成輸出電壓Vout以及負(fù)載電流lout。
[0056]第一電阻13的第一端和第一晶體管12的漏極電連接,第一電阻13的第二端和第二電阻14的第一端電連接，第二電阻14的第二端接地，第一電阻13和第二電阻14組成分壓電路，對(duì)輸出電壓Vout進(jìn)行分壓，并將分壓后的輸出電壓輸入至誤差放大器11的正端，該分壓后的輸出電壓即第一反饋電壓Vol。
[0057]第一電容15的第一端與第一晶體管12的漏極電連接,第二端接地,用于當(dāng)負(fù)載電流1ut變大時(shí)，由于反饋電路(包括第一電阻13、第二電阻14、誤差放大器11和第一晶體管12)的響應(yīng)時(shí)間較長(zhǎng)，第一晶體管12無法及時(shí)提供給負(fù)載16更大的電流，因此第一電容15通過放電為負(fù)載16提供電流，從而使得輸出電壓Vout變小，變小后的輸出電壓Vout經(jīng)第一電阻13和第二電阻14分壓后，形成變小的第一反饋電壓Vol輸入至誤差放大器11的正端，從而使得第一反饋電壓Vol和第一基準(zhǔn)電壓Vrefl的差值信號(hào)變小，變小的差值信號(hào)輸入至第一晶體管12的柵極，從而使得第一晶體管12的源極和柵極之間的電壓差增大，第一晶體管12的漏極電流增大，從而使得輸出電壓Vout變大，恢復(fù)為正常值，實(shí)現(xiàn)輸出電壓Vout的穩(wěn)定，同時(shí)在反饋調(diào)節(jié)的過程中，第一電容15充電，恢復(fù)到原來的電量；同樣的，當(dāng)負(fù)載電流1ut變小時(shí)，由于反饋電路(包括第一電阻13、第二電阻14、誤差放大器11和第一晶體管12)的響應(yīng)時(shí)間較長(zhǎng)，第一晶體管12無法及時(shí)提供給負(fù)載16更小的電流，因此第一電容15通過充電接收負(fù)載16提供的電流,從而使得輸出電壓Vout變大，變大后的輸出電壓Vout經(jīng)第一電阻13和第二電阻14分壓后，形成變大的第一反饋電壓Vol輸入至誤差放大器11的正端，從而使得第一反饋電壓Vol和第一基準(zhǔn)電壓Vrefl的差值信號(hào)變大，變大的差值信號(hào)輸入至第一晶體管12的柵極，從而使得第一晶體管12的源極和柵極之間的電壓差減小，第一晶體管12的漏極電流減小，從而使得輸出電壓Vout變小，恢復(fù)為正常值，實(shí)現(xiàn)輸出電壓Vout的穩(wěn)定，同時(shí)在反饋調(diào)節(jié)的過程中，第一電容15放電，恢復(fù)到原來的電量。
[0058]但設(shè)置在低壓差穩(wěn)壓器內(nèi)部的第一電容15，受空間限制，電容值一般較小，根據(jù)公式C*AU=Q=I*t，其中，C為第一電容15的電容值，AU為第一電容15兩端的電壓變化值，Q為第一電容15的電量，I為第一電容15的充、放電電流，t為第一電容15的充、放電時(shí)間，可知:
[0059]當(dāng)負(fù)載電流1ut變化時(shí)，第一電容15充電或者放電，導(dǎo)致第一電容15兩端的電壓變化較大，該電壓變化即輸出電壓Vout的變化，從而使得輸出電壓Vout變的很高或很低，低壓差穩(wěn)壓器處于過電壓或欠電壓狀態(tài)，之后在反饋電路的調(diào)節(jié)作用下逐漸恢復(fù)正常值，不利于輸出電壓Vout的穩(wěn)定。
[0060]電流補(bǔ)償裝置21和第一晶體管12的漏極電連接，當(dāng)負(fù)載16的電流變大時(shí)，通過輸出第一補(bǔ)償電流至負(fù)載16，避免了由于第一電容15放電導(dǎo)致的輸出電壓Vout變得很低；當(dāng)負(fù)載16的電流變小時(shí)，通過接收負(fù)載16輸入的第二補(bǔ)償電流，避免了由于第一電容15充電導(dǎo)致的輸出電壓Vout變得很高。
[0061]此處需要說明的是，低壓差穩(wěn)壓器中各器件的電連接關(guān)系包括但不限于本實(shí)施例提供的低壓差穩(wěn)壓器中各器件的電連接關(guān)系。
[0062]本實(shí)施例提供的低壓差穩(wěn)壓器，當(dāng)負(fù)載電流突變時(shí)，通過電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流，避免了因第一電容很小導(dǎo)致的低壓差穩(wěn)壓器的輸出電壓突變到很低或很高，進(jìn)而避免了低壓差穩(wěn)壓器長(zhǎng)時(shí)間處于欠電壓或過電壓狀態(tài)，實(shí)現(xiàn)了輸出電壓的快速穩(wěn)定。
[0063]圖3為本發(fā)明提供的低壓差穩(wěn)壓器又一個(gè)實(shí)施例的電路圖。如圖3所示，本實(shí)施例提供的低壓差穩(wěn)壓器在圖2所示實(shí)施例的基礎(chǔ)上，進(jìn)一步描述了電流補(bǔ)償裝置21的具體結(jié)構(gòu)，電流補(bǔ)償裝置21具體可以包括:
[0064]第二晶體管31、第一延遲電路32、第三晶體管33、第四晶體管34、第二延遲電路35、第五晶體管36、第三延遲電路37和至少一個(gè)第六晶體管38，第二晶體管31和第三晶體管33為P型金屬氧化物半導(dǎo)體PMOS晶體管，第四晶體管34、第五晶體管36和第六晶體管38為N型金屬氧化物半導(dǎo)體(N-Mental-Oxide-Semiconductor,簡(jiǎn)稱NM0S)晶體管；
[0065]第二晶體管31的源極電連接在電壓輸出線上，第二晶體管31的柵極和第二晶體管31的漏極電連接；
[0066]第一延遲電路32的第一端與第二晶體管31的柵極電連接，第一延遲電路32的第二端與第三晶體管33的柵極電連接，用于將第二晶體管31的柵極的電壓延遲一段時(shí)間輸入至第三晶體管33的柵極；[0067]第三晶體管33的源極電連接在電壓輸出線上；
[0068]第四晶體管34的漏極和第二晶體管31的漏極電連接，第四晶體管34的源極接地；
[0069]第二延遲電路35的第一端與第四晶體管34的柵極電連接，第二延遲電路35的第二端與第五晶體管36的柵極電連接，用于將第四晶體管34的柵極的電壓延遲一段時(shí)間輸入至第五晶體管36的柵極；
[0070]第五晶體管36的漏極和第三晶體管33的漏極電連接，第五晶體管36的源極接地；
[0071]第三延遲電路37的第一端與第三晶體管33的漏極電連接，第三延遲電路37的第二端與第五晶體管36的柵極電連接，用于將第三晶體管33的漏極的電壓延遲一段時(shí)間輸入至第五晶體管36的柵極；
[0072]第六晶體管38的柵極與第五晶體管36的漏極電連接，第六晶體管38的源極接地，第六晶體管38的漏極電連接在電壓輸出線上。
[0073]具體的，第二晶體管31的源極和第一晶體管12的漏極電連接，用于輸入第一晶體管12的漏極輸出的輸出電壓Vout ;第二晶體管31的柵極和漏極電連接，即柵極電壓等于漏極電壓；第二晶體管31的柵極還通過第一延遲電路32與第三晶體管33的柵極電連接；第二晶體管31的漏極還與第四晶體管34的漏極電連接。
[0074]第一延遲電路32的第一端與第二晶體管31的柵極電連接；第一延遲電路32的第二端與第三晶體管33的柵極電連接；第一延遲電路32用于將第二晶體管31的柵極的電壓延遲一段時(shí)間輸入至第三晶體管33的柵極，當(dāng)?shù)诙w管31的柵極的電壓突變時(shí)，經(jīng)過一段時(shí)間后，第三晶體管33的柵極的電壓才與第二晶體管31的柵極的電壓保持相同。
[0075]第三晶體管33的源極和第一晶體管12的漏極電連接；第三晶體管33的柵極通過第一延遲電路32與第二晶體管31的柵極電連接；第三晶體管33的漏極與第五晶體管36的漏極電連接。
[0076]第四晶體管34的源極接地；第四晶體管34的柵極通過第二延遲電路35與第五晶體管36的柵極電連接；第四晶體管34的漏極和第二晶體管31的漏極電連接。
[0077]第二延遲電路35的第一端與第四晶體管34的柵極電連接；第二延遲電路35的第二端與第五晶體管36的柵極電連接；第二延遲電路35用于將第四晶體管34的柵極的電壓延遲一段時(shí)間輸入至第五晶體管36的柵極，即當(dāng)?shù)谒木w管34的柵極的電壓突變時(shí)，經(jīng)過一段時(shí)間后，第五晶體管36的柵極的電壓才與第四晶體管34的柵極的電壓保持相同。
[0078]第五晶體管36的源極接地；第五晶體管36的柵極通過第二延遲電路35與第四晶體管34的柵極電連接；第五晶體管36的柵極還通過第三延遲電路37與第五晶體管36的漏極電連接；第五晶體管36的漏極和第三晶體管33的漏極電連接；第五晶體管36的漏極還分別與每個(gè)第六晶體管38的柵極電連接。
[0079]第三延遲電路37的第一端與第三晶體管33的漏極電連接；第三延遲電路37的第二端與第五晶體管36的柵極電連接；第三延遲電路37用于將第三晶體管33的漏極的電壓延遲一段時(shí)間輸入至第五晶體管36的柵極，即當(dāng)?shù)谌w管33的漏極的電壓突變時(shí)，經(jīng)過一段時(shí)間后，第五晶體管36的柵極的電壓才與第三晶體管33的漏極的電壓保持相同。
[0080]第六晶體管38的柵極與第五晶體管36的漏極電連接；第六晶體管38的源極接地；第六晶體管38的漏極與第一晶體管12的漏極電連接。
[0081]當(dāng)負(fù)載電流1ut變大時(shí)，第一電容15通過放電為負(fù)載16提供電流，從而使得輸出電壓Vout變小，即第二晶體管31的源極的電壓變小，第三晶體管33的源極的電壓變小。由于第二晶體管31的源極的電壓變小，第二晶體管31的柵極和漏極電連接，所以第二晶體管31的柵極的電壓變小，在第一延遲電路32的隔離下，第三晶體管33的柵極的電壓此時(shí)保持不變，在第二延遲電路35和第三延遲電路37的隔離下，第五晶體管36的柵極的電壓此時(shí)保持不變。
[0082]由于第二晶體管31、第三晶體管33、第四晶體管34和第五晶體管36均工作在飽和區(qū)，所以流經(jīng)各個(gè)晶體管的電流主要由各個(gè)晶體管的源極和柵極電壓之差決定。對(duì)于第五晶體管36，由于其源極接地，柵極電壓保持不變，因此其柵極和源極電壓之差保持不變，因此流經(jīng)第五晶體管36的電流變化很小。對(duì)于第三晶體管33，由于其源極電壓變小，柵極電壓保持不變，因此其源極和柵極電壓之差變小，因此流經(jīng)第三晶體管33的電流變小。而第三晶體管33和第五晶體管36串聯(lián)，流經(jīng)它們的電流必須相同，因此導(dǎo)致的直接結(jié)果是第三晶體管33的漏極電壓也即第五晶體管36的漏極電壓急速減小，以此來增大流經(jīng)第三晶體管33的電流，減小流經(jīng)第五晶體管36的電流，但對(duì)于工作在飽和區(qū)的晶體管，由于其源極和漏極電壓之差對(duì)流經(jīng)晶體管的電流影響很小，因此第三晶體管33的漏極電壓也即第五晶體管36的漏極電壓減小的很多。
[0083]由于第三晶體管33的漏極和第五晶體管36的漏極與第六晶體管38的柵極電連接，且第三晶體管33的漏極電壓也即第五晶體管36的漏極電壓急速減小且減小的很多，因此第六晶體管38的柵極電壓急速減小且減小的很多，而第六晶體管38的源極分別接地，因此第六晶體管38的柵極和源極電壓之差急速減小且減小的很多，導(dǎo)致流經(jīng)第六晶體管38的電流急速減小且減小的很多，即第六晶體管38輸出第一補(bǔ)償電流至負(fù)載，避免了由于第一電容15放電導(dǎo)致的低壓差穩(wěn)壓器的輸出電壓Vout變得很低，因此低壓差穩(wěn)壓器不會(huì)長(zhǎng)時(shí)間處于欠電壓狀態(tài)。之后在反饋電路的調(diào)節(jié)作用下，低壓差穩(wěn)壓器的輸出電壓Vout逐漸恢復(fù)正常值，實(shí)現(xiàn)輸出電壓Vout的快速穩(wěn)定。
[0084]同樣的，當(dāng)負(fù)載電流變小時(shí)，第一電容15通過充電接收負(fù)載16提供的電流，從而使得輸出電壓Vout變大，即第二晶體管31的源極的電壓變大，第三晶體管33的源極的電壓變大。因此第二晶體管31的柵極的電壓變大，第三晶體管33的柵極的電壓此時(shí)保持不變，第五晶體管36的柵極的電壓此時(shí)保持不變。對(duì)于第五晶體管36，由于其柵極和源極電壓之差保持不變，因此流經(jīng)第五晶體管36的電流變化很??；對(duì)于第三晶體管33，由于其源極和柵極電壓之差變大，因此流經(jīng)第三晶體管33的電流變大，因此導(dǎo)致的直接結(jié)果是第三晶體管33的漏極電壓也即第五晶體管36的漏極電壓急速增大且增大的很多，第六晶體管38的柵極電壓急速增大且增大的很多，第六晶體管38的柵極和源極電壓之差急速增大且增大的很多，導(dǎo)致流經(jīng)第六晶體管38的電流急速增大且增大的很多，即第六晶體管38接收負(fù)載輸入的第二補(bǔ)償電流，避免了由于第一電容15充電導(dǎo)致的輸出電壓Vout變得很高，因此低壓差穩(wěn)壓器不會(huì)長(zhǎng)時(shí)間處于過電壓狀態(tài)。之后在反饋電路的調(diào)節(jié)作用下，低壓差穩(wěn)壓器的輸出電壓Vout逐漸恢復(fù)正常值，實(shí)現(xiàn)輸出電壓Vout的快速穩(wěn)定。
[0085]進(jìn)一步的，第一延遲電路32具體可以包括:第一開關(guān)39、第二電容40、第二開關(guān)41和第三電容42，其中:[0086]第一開關(guān)39的第一端與第二晶體管31的柵極電連接，第一開關(guān)39的第二端分別與第二開關(guān)41的第一端和第二電容40的第一端電連接；
[0087]第二開關(guān)41的第二端分別與第三晶體管33的柵極和第三電容42的第一端電連接；
[0088]第二電容40的第二端和第三電容42的第二端分別接地。
[0089]具體的，第一開關(guān)39、第二電容40和第二開關(guān)41構(gòu)成一個(gè)第一開關(guān)電容，可通過一個(gè)頻率為f的時(shí)鐘交替打開第一開關(guān)39和第二開關(guān)41，使得該第一開關(guān)電容與第三電容42 一起把第二晶體管31的柵極電壓延遲一段時(shí)間傳播到第三晶體管33的柵極，即當(dāng)?shù)诙w管31的柵極電壓變化時(shí)，第三晶體管33的柵極電壓保持不變，過一段時(shí)間后，第三晶體管33的柵極電壓才與第二晶體管31的柵極電壓保持一致。
[0090]進(jìn)一步的，第二延遲電路35具體可以包括:第三開關(guān)43、第四電容44、第四開關(guān)45和第五電容46 ；
[0091]第三開關(guān)43的第一端與第四晶體管34的柵極電連接，第三開關(guān)43的第二端分別與第四開關(guān)45的第一端和第四電容44的第一端電連接；
[0092]第四開關(guān)45的第二端分別與第五晶體管36的柵極和第五電容46的第一端電連接；
[0093]第四電容44的第二端和第五電容46的第二端分別接地。
[0094]具體的，第三開關(guān)43、第四電容44和第四開關(guān)45構(gòu)成一個(gè)第二開關(guān)電容，可通過一個(gè)頻率為f的時(shí)鐘交替打開第三開關(guān)43和第四開關(guān)45，使得該第二開關(guān)電容與第五電容46 一起把第四晶體管34的柵極電壓延遲一段時(shí)間傳播至第五晶體管36的柵極，即當(dāng)?shù)谒木w管34的柵極電壓變化時(shí)，第五晶體管36的柵極電壓保持不變，過一段時(shí)間后，第五晶體管36的柵極電壓才與第四晶體管34的柵極電壓保持一致。
[0095]進(jìn)一步的，第三延遲電路37具體可以為:第三電阻47。
[0096]具體的，可以選擇一個(gè)阻值很大的電阻作為第三電阻47。第三電阻47的第一端與第三晶體管33的漏極電連接，第三電阻47的第二端與第五晶體管36的柵極電連接，其作用與第一延遲電路32和第二延遲電路35類似，把第三晶體管33的漏極電壓延遲一段時(shí)間傳播至第五晶體管36的柵極，即當(dāng)?shù)谌w管33的漏極電壓變化時(shí)，第五晶體管36的柵極電壓保持不變，過一段時(shí)間后，第五晶體管36的柵極電壓才與第三晶體管33的漏極電壓保持一致。
[0097]進(jìn)一步的，電流補(bǔ)償裝置21還可以包括:第四電阻48 ；
[0098]第四電阻48的第一端與第六晶體管38的源極電連接，第四電阻48的第二端接地；
[0099]第四電阻48和第六晶體管38，用于對(duì)電壓輸出線輸出的輸出電壓進(jìn)行分壓。
[0100]具體的，第四電阻48具體可以為泡利poly電阻，其阻值隨溫度和工藝變化不大。
[0101]本實(shí)施例提供的低壓差穩(wěn)壓器，當(dāng)負(fù)載電流突變時(shí)，通過電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流，避免了因第一電容很小導(dǎo)致的低壓差穩(wěn)壓器的輸出電壓突變到很低或很高，進(jìn)而避免了低壓差穩(wěn)壓器長(zhǎng)時(shí)間處于欠電壓或過電壓狀態(tài)，實(shí)現(xiàn)了輸出電壓的快速穩(wěn)定。
[0102]分析圖3所示實(shí)施例中的電流補(bǔ)償裝置21，在穩(wěn)定狀態(tài)下，流經(jīng)第六晶體管38的總電流決定了電流補(bǔ)償裝置21的性能，總電流越大，當(dāng)負(fù)載電流變化時(shí)，電流補(bǔ)償裝置21輸出的第一補(bǔ)償電流或輸入的第二補(bǔ)償電流越大，電流補(bǔ)償裝置21抑制低壓差穩(wěn)壓器因第一電容導(dǎo)致的輸出電壓很低或很高的效果越好。但不同工藝和/或不同溫度下，同樣偏置電壓即源極和柵極電壓之差相同的NMOS晶體管的電流是不同的，例如同一偏置電壓下，工藝偏慢(slow，也稱為ss)下的NMOS晶體管的電流會(huì)比工藝偏快(fast，也稱為ff)下的NMOS晶體管的電流低百分之三十，也就是說電流補(bǔ)償裝置21在ss工藝下的性能比在ff工藝下的性能差很多。因此需要通過控制接入電路的第六晶體管38的數(shù)量來保持流經(jīng)第六晶體管38的總電流的穩(wěn)定。假設(shè)期望流經(jīng)第六晶體管38的總電流保持在500微安μ Α,對(duì)于單個(gè)NMOS晶體管，ss工藝下電流為70 μ A, ff工藝下電流為100 μ Α,因此ss工藝下，需控制電流補(bǔ)償裝置21中的7個(gè)第六晶體管38接入電路，而ff工藝下，只需控制電流補(bǔ)償裝置21中的5個(gè)第六晶體管38接入電路即可。
[0103]下面分別從普通開關(guān)控制以及晶體管開關(guān)控制兩個(gè)方面來描述具有控制接入電路的第六晶體管38數(shù)量的功能的低壓差穩(wěn)壓器的技術(shù)方案。
[0104]圖4為本發(fā)明提供的低壓差穩(wěn)壓器又一個(gè)實(shí)施例的電路圖。如圖4所示，本實(shí)施例提供的低壓差穩(wěn)壓器在圖3所示實(shí)施例的基礎(chǔ)上，在第六晶體管38的漏極和第一晶體管12的漏極之間增加了第一開關(guān)裝置，即圖3所示實(shí)施例中的電流補(bǔ)償裝置21還可以包括:對(duì)應(yīng)于每個(gè)第六晶體管設(shè)置的第五開關(guān)49 ；
[0105]第五開關(guān)49的第一端電連接在電壓輸出線上，第五開關(guān)49的第二端與對(duì)應(yīng)的第六晶體管38的漏極電連接，用于接通或斷開電壓輸出線與對(duì)應(yīng)的第六晶體管38的漏極之間的電連接。
[0106]具體的，通過在第六晶體管38的漏極和第一晶體管12的漏極之間增加與第六晶體管38數(shù)量相同的第五開關(guān)49，可以通過控制第五開關(guān)49的開關(guān)狀態(tài)，來接通或斷開第一晶體管12的漏極與對(duì)應(yīng)的第六晶體管38的漏極之間的電連接，即可以控制接入電路的第六晶體管38的數(shù)量。
[0107]本實(shí)施例提供的低壓差穩(wěn)壓器，當(dāng)負(fù)載電流突變時(shí)，通過電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流，避免了因第一電容很小導(dǎo)致的低壓差穩(wěn)壓器的輸出電壓突變到很低或很高，進(jìn)而避免了低壓差穩(wěn)壓器長(zhǎng)時(shí)間處于欠電壓或過電壓狀態(tài)，實(shí)現(xiàn)了輸出電壓的快速穩(wěn)定。
[0108]圖5為本發(fā)明提供的低壓差穩(wěn)壓器又一個(gè)實(shí)施例的電路圖。如圖5所示，本實(shí)施例提供的低壓差穩(wěn)壓器在圖3所示實(shí)施例的基礎(chǔ)上，在第六晶體管38的漏極和第一晶體管12的漏極之間增加了第二開關(guān)裝置，以及控制第二開關(guān)裝置開關(guān)狀態(tài)的控制裝置，即圖3所示實(shí)施例中的電流補(bǔ)償裝置21還可以包括:控制電路50和對(duì)應(yīng)于每個(gè)第六晶體管設(shè)置的第七晶體管51，第七晶體管51為NMOS晶體管或PMOS晶體管；
[0109]第七晶體管51的源極電連接在電壓輸出線上，第七晶體管51的漏極與對(duì)應(yīng)的第六晶體管38的漏極電連接，第七晶體管51的柵極與控制電路50電連接；
[0110]控制電路50，用于控制第七晶體管51的源極和漏極之間的導(dǎo)通或截止，以接通或斷開電壓輸出線與對(duì)應(yīng)的第六晶體管38的漏極之間的電連接。
[0111]具體的，圖5中第七晶體管51以PMOS晶體管為例。通過在第六晶體管38的漏極和第一晶體管12的漏極之間增加與第六晶體管38數(shù)量相同的第七晶體管51，以及控制第七晶體管51的源極和漏極之間的導(dǎo)通與截止的控制電路50，可以通過控制電路50控制第七晶體管51的源極和漏極之間的導(dǎo)通與截止，從而實(shí)現(xiàn)接通或斷開第一晶體管12的漏極與對(duì)應(yīng)的第六晶體管38的漏極之間的電連接，即可以控制接入電路的第六晶體管38的數(shù)量。
[0112]進(jìn)一步的，控制電路50具體可以包括:比較器52、計(jì)數(shù)器53和譯碼器54 ；
[0113]比較器52分別與第四電阻48的第一端和計(jì)數(shù)器53電連接，譯碼器54分別與計(jì)數(shù)器53和第七晶體管51的柵極電連接；
[0114]比較器52，用于根據(jù)輸出電壓經(jīng)第四電阻48和第六晶體管38分壓后得到的第二反饋電壓生成第一控制信號(hào)，并將第一控制信號(hào)輸入至計(jì)數(shù)器53 ；
[0115]計(jì)數(shù)器53，用于在第一控制信號(hào)的控制下升序或降序計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入至譯碼器54 ；
[0116]譯碼器54，用于根據(jù)計(jì)數(shù)結(jié)果生成第二控制信號(hào)輸入至每個(gè)第七晶體管51的柵極，控制每個(gè)第七晶體管51的源極和漏極之間的導(dǎo)通或截止。
[0117]具體的，比較器52的正端用于輸入第二基準(zhǔn)電壓Vref2，假設(shè)期望流經(jīng)第六晶體管38的總電流保持在500微安μ A，第四電阻48的阻值為200歐姆Ω，則第二基準(zhǔn)電壓Vref2=500 μ Α*200 Ω =0.1伏V。比較器52的負(fù)端用于輸入輸出電壓Vout經(jīng)第四電阻48和第六晶體管38分壓后得到的第二反饋電壓Vo2。比較器52比較輸入的第二基準(zhǔn)電壓Vref2和第二反饋電壓Vo2的大小，當(dāng)?shù)诙鶞?zhǔn)電壓Vref2大于第二反饋電壓Vo2時(shí),通過輸出端輸出第一控制信號(hào)“I”至計(jì)數(shù)器53的控制端，當(dāng)?shù)诙鶞?zhǔn)電壓Vref2小于第二反饋電壓Vo2時(shí)，通過輸出端輸出第一控制信號(hào)“O”至計(jì)數(shù)器53的控制端。
[0118]計(jì)數(shù)器53具體以可以為四位的計(jì)數(shù)器。計(jì)數(shù)器53的控制端用于接收第一控制信號(hào)，則當(dāng)接收到“I”時(shí)，計(jì)數(shù)器53進(jìn)行升序計(jì)數(shù)，如“0001”、“0010”、“0011”、
“0100”........當(dāng)接收到“O”時(shí)，計(jì)數(shù)器53進(jìn)行降序計(jì)數(shù)，如“0111”、“0110”、“0101”、
“0100”........計(jì)數(shù)器53將多個(gè)二進(jìn)制數(shù)表示的計(jì)數(shù)結(jié)果(例如“0101”)通過輸出端I?
4輸入至譯碼器54的輸入端口 I?4。計(jì)數(shù)器53的使能端用于輸入使能信號(hào)，當(dāng)使能信號(hào)為高電平時(shí)，計(jì)數(shù)器53開始計(jì)數(shù)，當(dāng)使能信號(hào)為低電平時(shí)，計(jì)數(shù)器53暫停計(jì)數(shù)，并保留當(dāng)前的計(jì)數(shù)結(jié)果。計(jì)數(shù)器53的重置端用于輸入重置信號(hào)，當(dāng)重置信號(hào)為高電平時(shí)，計(jì)數(shù)器53將計(jì)數(shù)結(jié)果置為0，重新開始計(jì)數(shù)。
[0119]譯碼器54具體可以為四位到十六位的譯碼器。譯碼器54的輸入端口 I?4用于接收多個(gè)二進(jìn)制數(shù)表示的計(jì)數(shù)結(jié)果(例如“0101”)，并將其翻譯為十進(jìn)制數(shù)A (例如“5”)，并生成多個(gè)二進(jìn)制數(shù)表示的第二控制信號(hào)通過輸出端口 I?15分別輸入至每個(gè)第七晶體管51的柵極。當(dāng)?shù)谄呔w管51為15個(gè)PMOS晶體管時(shí)，生成的第二控制信號(hào)為A個(gè)“0”，(15-A)個(gè)“I”(例如5個(gè)“0”，10個(gè)“1”，即000001111111111)，接收到的第二控制信號(hào)為“O”的第七晶體管51的源極和漏極導(dǎo)通，從而接通對(duì)應(yīng)的第六晶體管的漏極和第一晶體管的漏極之間的電連接，可以看出，當(dāng)?shù)诙刂菩盘?hào)中“O”越多時(shí)，接入電路的第六晶體管的數(shù)量越多。當(dāng)?shù)谄呔w管51為15個(gè)NMOS晶體管時(shí)，生成的第二控制信號(hào)為A個(gè)“ 1”，(15-A)個(gè)“O”(例如5個(gè)“1”，10個(gè)“0”，即111110000000000)，接收到的第二控制信號(hào)為“I”的第七晶體管51的源極和漏極導(dǎo)通，從而接通對(duì)應(yīng)的第六晶體管的漏極和第一晶體管的漏極之間的電連接，可以看出，當(dāng)?shù)诙刂菩盘?hào)中“I”越多時(shí)，接入電路的第六晶體管的數(shù)量越多。
[0120]下面以第七晶體管51為PMOS晶體管為例說明一下控制電路50實(shí)現(xiàn)控制接入電路的第六晶體管的數(shù)量的過程:
[0121]低壓差穩(wěn)壓器開始工作前，將計(jì)數(shù)器使能端的使能信號(hào)置為高電平，計(jì)數(shù)器53開始工作。當(dāng)流經(jīng)第六晶體管38的總電流低于期望值500μΑ時(shí)，輸入至比較器52的負(fù)端的第二反饋電壓Vo2低于第二基準(zhǔn)電壓Vref2，此時(shí)比較器52輸出第一控制信號(hào)“ I”至計(jì)數(shù)器53的控制端，計(jì)數(shù)器53進(jìn)行升序計(jì)數(shù)，使得譯碼器54輸出的第二控制信號(hào)中“O”的比重增大，從而將更多的第六晶體管38接入電路，使得流經(jīng)第六晶體管38的總電流增大。當(dāng)流經(jīng)第六晶體管38的總電流高于期望值500 μ A時(shí)，輸入至比較器52的負(fù)端的第二反饋電壓Vo2高于第二基準(zhǔn)電壓Vref2，此時(shí)比較器52輸出第一控制信號(hào)“O”至計(jì)數(shù)器53的控制端，計(jì)數(shù)器53進(jìn)行降序計(jì)數(shù)，使得譯碼器54輸出的第二控制信號(hào)中“O”的比重減小，從而減小接入電路的第六晶體管38的數(shù)量，使得流經(jīng)第六晶體管38的總電流減小。經(jīng)過一段時(shí)間后，計(jì)數(shù)器53會(huì)穩(wěn)定在某兩個(gè)值之間，這兩個(gè)值任選一個(gè)，流經(jīng)第六晶體管38的總電流都與期望值相差很小，此時(shí)目的達(dá)到，將計(jì)數(shù)器使能端的使能信號(hào)置為低電平，計(jì)數(shù)器53停止計(jì)數(shù)并保留當(dāng)前計(jì)數(shù)結(jié)果，則電流補(bǔ)償裝置初始化完成。由于同樣的偏置電壓下，ss工藝下需要接入電路的第六晶體管38的數(shù)量大于ff工藝下需要接入電路的第六晶體管38的數(shù)量，因此ss工藝下計(jì)數(shù)器的計(jì)數(shù)結(jié)果要大于--工藝下計(jì)數(shù)器的計(jì)數(shù)結(jié)果。
[0122]本實(shí)施例提供的低壓差穩(wěn)壓器，當(dāng)負(fù)載電流突變時(shí)，通過電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流，避免了因第一電容很小導(dǎo)致的低壓差穩(wěn)壓器的輸出電壓突變到很低或很高，進(jìn)而避免了低壓差穩(wěn)壓器長(zhǎng)時(shí)間處于欠電壓或過電壓狀態(tài)，實(shí)現(xiàn)了輸出電壓的快速穩(wěn)定。而且通過控制電路控制接入電路中的第六晶體管的數(shù)量，提高了低壓差穩(wěn)壓器中電流補(bǔ)償裝置輸出第一補(bǔ)償電流或接收第二補(bǔ)償電流的性能。
[0123]最后應(yīng)說明的是:以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種低壓差穩(wěn)壓器，其特征在于，包括:電流補(bǔ)償裝置； 所述電流補(bǔ)償裝置，電連接在所述低壓差穩(wěn)壓器的電壓輸出線上，用于當(dāng)所述電壓輸出線上連接的負(fù)載的電流變大時(shí)輸出第一補(bǔ)償電流至所述負(fù)載，或者當(dāng)所述電壓輸出線上連接的所述負(fù)載的電流變小時(shí)接收所述負(fù)載輸入的第二補(bǔ)償電流。
2.根據(jù)權(quán)利要求1所述的低壓差穩(wěn)壓器，其特征在于，所述電流補(bǔ)償裝置包括:第二晶體管、第一延遲電路、第三晶體管、第四晶體管、第二延遲電路、第五晶體管、第三延遲電路和至少一個(gè)第六晶體管，所述第二晶體管和所述第三晶體管為P型金屬氧化物半導(dǎo)體PMOS晶體管，所述第四晶體管、所述第五晶體管和所述第六晶體管為N型金屬氧化物半導(dǎo)體NMOS晶體管； 所述第二晶體管的源極電連接在所述電壓輸出線上，所述第二晶體管的柵極和所述第二晶體管的漏極電連接； 所述第一延遲電路的第一端與所述第二晶體管的柵極電連接，所述第一延遲電路的第二端與所述第三晶體管的柵極電連接，用于將所述第二晶體管的柵極的電壓延遲一段時(shí)間輸入至所述第三晶體管的柵極； 所述第三晶體管的源極電連接在所述電壓輸出線上； 所述第四晶體管的漏極和所述第二晶體管的漏極電連接，所述第四晶體管的源極接地； 所述第二延遲電路的第一端與所述第四晶體管的柵極電連接，所述第二延遲電路的第二端與所述第五晶體管的柵極電連接，用于將所述第四晶體管的柵極的電壓延遲一段時(shí)間輸入至所述第五晶體管的柵極； 所述第五晶體管的漏極和所述第三晶體管的漏極電連接，所述第五晶體管的源極接地； 所述第三延遲電路的第一端與所述第三晶體管的漏極電連接，所述第三延遲電路的第二端與所述第五晶體管的柵極電連接，用于將所述第三晶體管的漏極的電壓延遲一段時(shí)間輸入至所述第五晶體管的柵極； 所述第六晶體管的柵極與所述第五晶體管的漏極電連接，所述第六晶體管的源極接地，所述第六晶體管的漏極電連接在所述電壓輸出線上。
3.根據(jù)權(quán)利要求2所述的低壓差穩(wěn)壓器，其特征在于，所述第一延遲電路包括:第一開關(guān)、第二電容、第二開關(guān)和第三電容； 所述第一開關(guān)的第一端與所述第二晶體管的柵極電連接，所述第一開關(guān)的第二端分別與所述第二開關(guān)的第一端和所述第二電容的第一端電連接； 所述第二開關(guān)的第二端分別與所述第三晶體管的柵極和所述第三電容的第一端電連接； 所述第二電容的第二端和所述第三電容的第二端分別接地。
4.根據(jù)權(quán)利要求2所述的低壓差穩(wěn)壓器，其特征在于，所述第二延遲電路包括:第三開關(guān)、第四電容、第四開關(guān)和第五電容； 所述第三開關(guān)的第一端與所述第四晶體管的柵極電連接，所述第三開關(guān)的第二端分別與所述第四開關(guān)的第一端和所述第四電容的第一端電連接； 所述第四開關(guān)的第二端分別與所述第五晶體管的柵極和所述第五電容的第一端電連接; 所述第四電容的第二端和所述第五電容的第二端分別接地。
5.根據(jù)權(quán)利要求2所述的低壓差穩(wěn)壓器，其特征在于，所述第三延遲電路為第三電阻。
6.根據(jù)權(quán)利要求2-5任一項(xiàng)所述的低壓差穩(wěn)壓器，其特征在于，所述電流補(bǔ)償裝置還包括:第四電阻； 所述第四電阻的第一端與所述第六晶體管的源極電連接，所述第四電阻的第二端接地； 所述第四電阻和所述第六晶體管，用于對(duì)所述電壓輸出線輸出的輸出電壓進(jìn)行分壓。
7.根據(jù)權(quán)利要求6所述的低壓差穩(wěn)壓器，其特征在于，所述電流補(bǔ)償裝置還包括:對(duì)應(yīng)于每個(gè)所述第六晶體設(shè)置的第五開關(guān)； 所述第五開關(guān)的第一端電連接在所述電壓輸出線上，所述第五開關(guān)的第二端與對(duì)應(yīng)的所述第六晶體管的漏極電連接，用于接通或斷開所述電壓輸出線與對(duì)應(yīng)的所述第六晶體管的漏極之間的電連接。
8.根據(jù)權(quán)利要求6所述的低壓差穩(wěn)壓器，其特征在于，所述電流補(bǔ)償裝置還包括:控制電路和對(duì)應(yīng)于每個(gè)所述第六晶體設(shè)置的第七晶體管，所述第七晶體管為NMOS晶體管或PMOS晶體管； 所述第七晶體管的源極電連接在所述電壓輸出線上，所述第七晶體管的漏極與對(duì)應(yīng)的所述第六晶體管的漏極電連接，所述第七晶體管的柵極與所述控制電路電連接；` 所述控制電路，用于控制每個(gè)所述第七晶體管的源極和漏極之間的導(dǎo)通或截止，以接通或斷開所述電壓輸出線與對(duì)應(yīng)的所述第六晶體管的漏極之間的電連接。
9.根據(jù)權(quán)利要求8所述的低壓差穩(wěn)壓器，其特征在于，所述控制電路包括:比較器、計(jì)數(shù)器和譯碼器； 所述比較器分別與所述第四電阻的第一端和所述計(jì)數(shù)器電連接，所述譯碼器分別與所述計(jì)數(shù)器和所述第七晶體管的柵極電連接； 所述比較器，用于根據(jù)所述輸出電壓經(jīng)所述第四電阻和所述第六晶體管分壓后得到的第二反饋電壓生成第一控制信號(hào)，并將所述第一控制信號(hào)輸入至所述計(jì)數(shù)器； 所述計(jì)數(shù)器，用于在所述第一控制信號(hào)的控制下升序或降序計(jì)數(shù)，并將計(jì)數(shù)結(jié)果輸入至所述譯碼器； 所述譯碼器，用于根據(jù)所述計(jì)數(shù)結(jié)果生成第二控制信號(hào)分別輸入至每個(gè)所述第七晶體管的柵極，控制每個(gè)所述第七晶體管的源極和漏極之間的導(dǎo)通或截止。
【文檔編號(hào)】G05F1/56GK103558891SQ201310432292
【公開日】2014年2月5日 申請(qǐng)日期:2013年9月22日 優(yōu)先權(quán)日:2013年9月22日
【發(fā)明者】趙鵬飛, 楊宗仁, 陳帥, 王岳 申請(qǐng)人:龍芯中科技術(shù)有限公司