一種線性可調(diào)直流穩(wěn)幅電路的制作方法
【專利摘要】本發(fā)明涉及穩(wěn)幅電路【技術(shù)領(lǐng)域】，特別涉及一種線性可調(diào)直流穩(wěn)幅電路，包括時(shí)序邏輯產(chǎn)生電路、采樣保持電路、調(diào)整電路及調(diào)幅電路。時(shí)序邏輯產(chǎn)生電路分別與采樣保持電路、調(diào)整電路及調(diào)幅電路連接；采樣保持電路通過調(diào)整電路與所述調(diào)幅電路連接。本發(fā)明提供的線性可調(diào)直流穩(wěn)幅電路，結(jié)構(gòu)簡(jiǎn)單，既保證了電路幅度的穩(wěn)定，又能讓輸出電壓隨著輸入電壓線性的變化。
【專利說明】一種線性可調(diào)直流穩(wěn)幅電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及穩(wěn)幅電路【技術(shù)領(lǐng)域】，特別涉及一種線性可調(diào)直流穩(wěn)幅電路。
【背景技術(shù)】
[0002]在AC/DC變換中，功率因素是一個(gè)非常重要的指標(biāo)。因此，需要使用功率因素校正電路PFC，PFC技術(shù)包括無源PFC及有源PFC兩種。無源PFC方案的體積較大，需要增加額外的元件來更好地改變電流波形，能夠達(dá)到約0.8或更高的功率因數(shù)，其主要應(yīng)用于小于5W至40W的較低功率應(yīng)用中。有源PFC通常是作為一個(gè)專門的電源轉(zhuǎn)換段增加到電路中來改變輸入電流波形。有源PFC通常提供升壓，交流100至277Vac的寬輸入范圍下，PFC輸出電壓范圍達(dá)直流450至480Vdc。如果恰當(dāng)?shù)卦O(shè)計(jì)PFC段，可以提供91%到95%的高能效。有源PFC技術(shù)對(duì)功率因數(shù)的提高作用顯著，可以實(shí)現(xiàn)接近于I的高功率因數(shù)。有源PFC技術(shù)一出現(xiàn)，便引起了廣大工程人員和學(xué)者的關(guān)注，經(jīng)過多年的研究發(fā)展，已經(jīng)出現(xiàn)了許多成熟的有源PFC電路，如按電流模式分類，可將有源PFC電路分為連續(xù)導(dǎo)電模式(CCM)、斷續(xù)導(dǎo)電模式(DCM)和臨界導(dǎo)電斷續(xù)模式(BCM或TM)三類。無論進(jìn)行何種主動(dòng)PFC校正模式，在電路運(yùn)行時(shí)，總需要一個(gè)峰值穩(wěn)定，幅度隨輸入電壓變化而變化的電壓基準(zhǔn)源。若該電路應(yīng)用于AC/DC中，則輸入電壓經(jīng)整流橋，得到電壓波形為3111 SinlOO π 11，因此，經(jīng)過電阻分壓再送入直流穩(wěn)幅電路后，得到的電壓波形應(yīng)為A| sinlOO ii 11。對(duì)于AI sinlOO π 11的獲得方法，一種經(jīng)典的方法是串聯(lián)的電阻結(jié)構(gòu)。該電路由有限個(gè)電阻串聯(lián)而成，輸出由靠近電源的串聯(lián)節(jié)點(diǎn)中引出。串聯(lián)電阻網(wǎng)絡(luò)中的每一個(gè)電阻都有一個(gè)對(duì)應(yīng)的MOS短路開關(guān)，當(dāng)開關(guān)MOS通導(dǎo)時(shí)，這段電阻處于短路狀態(tài)，而當(dāng)開關(guān)MOS截止時(shí)，這段電阻發(fā)揮正常的功能。由分壓定理可知，輸出電壓與連接該節(jié)點(diǎn)的電阻比例有關(guān)。該電路的工作原理如下:首先，從外部電路引入最大峰值為5V的正弦的參考電壓，然后送入串聯(lián)電阻的結(jié)構(gòu)，在輸出電壓中，有兩路電壓比較器，當(dāng)輸出電壓在這兩個(gè)幅度之間時(shí)，兩路比較器無任何動(dòng)作，當(dāng)輸出電壓高于設(shè)定電壓時(shí)，窗口比較器動(dòng)作，短路某一個(gè)電阻。而當(dāng)輸出電壓低于閾值時(shí)，則關(guān)短某一開關(guān)，使對(duì)應(yīng)的電阻串入電路。如此循環(huán)，直到輸出電壓達(dá)到預(yù)定的峰值為止，這種電路的結(jié)構(gòu)過于復(fù)雜，精度較低。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問題是提供一種結(jié)構(gòu)簡(jiǎn)單、精度較高的線性可調(diào)直流穩(wěn)幅電路。
[0004]為解決上述技術(shù)問題，本發(fā)明提供了一種線性可調(diào)直流穩(wěn)幅電路，包括:時(shí)序邏輯產(chǎn)生電路、采樣保持電路、調(diào)整電路及調(diào)幅電路。所述時(shí)序邏輯產(chǎn)生電路分別與所述采樣保持電路、調(diào)整電路及所述調(diào)幅電路連接；所述采樣保持電路通過所述調(diào)整電路與所述調(diào)幅電路連接。
[0005]進(jìn)一步地，所述時(shí)序邏輯產(chǎn)生電路包括:接線端VREF1、接線端VIN、電源VCC、第一PMOS管MPl、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS 管 MP6、第一 NMOS 管 MN1、第二 NMOS 管 MN2、第三 NMOS 管 MN3、第四 NMOS 管 MN4、第五NMOS管麗5、第一電阻R1、第二電阻R2、第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第一與非門N1、第二與非門N2、第三與非門N3、第四與非門N4、第一非門I1、第二非門12、 第三非門13、第四非門14、第五非門15、第六非門16、第七非門17、第八非門18、第九非門19、第十非門110、第十一非門111、第十二非門112、第十三非門113、N線、P線、TN線、LRN線、LRP線、CLR線、VBN線及第一運(yùn)算放大器Al。所述第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的柵極均與所述采樣保持電路連接；所述第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源極均與所述電源VCC連接；所述第一 PMOS管MPl的柵極與所述第一 PMOS管MPl的漏極連接。所述第一 NMOS管麗1、第二 NMOS管麗2、第三NMOS管麗3、第四NMOS管MN4、第五NMOS管麗5的柵極連接在一起并分別與所述VBN線連接；所述第一 NMOS管MNl、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管麗5的源極均接地；所述第一 NMOS管麗I的漏極與所述第一 NMOS管麗I的的柵極連接，所述第一 NMOS管MNl的漏極與所述第二 PMOS管MP2的漏極連接；所述第三PMOS管MP3的漏極與所述第二非門12的電源輸入端相連；所述第二 NMOS管MN2的漏極與所述第二非門12的接地輸入端相連；所述第四PMOS管MP4的漏極與所述第五非門15的電源輸入端相連；所述第三NMOS管麗3的漏極與所述第五非門15的接地輸入端相連；所述第五PMOS管MP5的漏極與所述第八非門18的電源輸入端相連；所述第四NMOS管MN4的漏極與所述第八非門18的接地輸入端相連；所述第六PMOS管MP6的漏極與所述第十一非門Ill的電源輸入端相連；所述第五NMOS管MN5的漏極與所述第十一非門Ill的接地輸入端相連。所述第一運(yùn)算放大器Al的同相輸入端與所述接線端VREFl相連，所述第一運(yùn)算放大器Al的反相輸入端通過所述第一電阻Rl與所述調(diào)幅電路及所述接線端VIN連接，所述第一運(yùn)算放大器Al的反相輸入端通過所述第二電阻R2接地；所述第一運(yùn)算放大器Al的輸出端通過所述第一非門Il分別與所述第二非門12輸入端及所述第一與非門NI的一個(gè)輸入端連接，所述第一與非門Ni的另一個(gè)輸入端與所述第二非門12的輸出端連接，所述第一與非門NI的另一個(gè)輸入端還通過所述第一電容Cl接地；所述第一與非門NI的輸出端通過所述第三非門13以及所述第四非門14分別與所述第五非門15輸入端及所述第二與非門N2的一個(gè)輸入端連接，所述第二與非門N2的另一個(gè)輸入端與所述第五非門15的輸出端連接，所述第二與非門N2的另一個(gè)輸入端還通過所述第二電容C2接地；所述第二與非門N2的輸出端通過所述第六非門16以及第七非門17分別與所述第八非門18輸入端和所述第三與非門N3的一個(gè)輸入端連接，所述第三與非門N3的另一個(gè)輸入端與所述第八非門18的輸出端連接，所述第三與非門N3的另一個(gè)輸入端還通過所述第三電容C3接地；所述第三與非門N3的輸出端通過所述第九非門19以及所述第十非門IlO分別與所述第十一非門Ill輸入端及所述第四與非門N4的一個(gè)輸入端連接，所述第四與非門N4的另一個(gè)輸入端與所述第十一非門Ill的輸出端連接，所述第四與非門N4的另一個(gè)輸入端還通過所述第四電容C4接地；所述第四與非門N4的輸出端依次通過所述第十二非門112、第十三非門113與所述調(diào)整電路連接；所述P線連接在所述第三非門13及所述第四非門14的中間，所述N線連接在所述第四非門14及所述第五非門15的中間，所述CLR線連接在所述第六非門16、第七非門17的中間；所述LRP線連接在所述第九非門19、第十非門IlO的中間；所述LRN線連接在所述第十非門110、第十一非門Ill的中間，所述TP線連接在所述第十二非門112、第十三非門113的中間，所述TN線連接在所述第十三非門113的輸出端。
[0006]進(jìn)一步地，所述采樣保持電路包括:第二運(yùn)算放大器A2、第七PMOS管MP7、第八PMOS管MP8、十一 PMOS管MP11、第六NMOS管MN6、第七NMOS管MN7、第一傳輸門TS1、第三電阻R3、第五電容C5、第六電容C6及接線端IREF。所述第七PMOS管MP7的柵極與所述接線端IREF連接，所述第七PMOS管MP7的源極與所述電源VCC連接；所述第七PMOS管MP7的漏極通過所述第三電阻R3與所述第十一 PMOS管MPl I的源極連接，所述第七PMOS管MP7的漏極還與所述第八PMOS管MP8的源極連接；所述第十一 PMOS管MPl I的柵極與所述調(diào)幅電路連接，所述第十一 PMOS管MPll的漏極接地；所述第八PMOS管MP8的柵極與所述第八PMOS管MP8的漏極連接，所述第八PMOS管MP8的柵極與所述第六NMOS管MN6的漏極連接，所述第八PMOS管MP8的漏極與所述第二運(yùn)算放大器A2的同相輸入端連接。所述第六NMOS管MN6的柵極與所述CLR線連接，所述第六NMOS管MN6的源極與所述第七NMOS管MN7的漏極連接，所述第七NMOS管MN7的柵極與所述VBN線連接，所述第七NMOS管MN7的柵極與所述調(diào)整電路連接，所述第七NMOS管MN7的源極接地；所述第二運(yùn)算放大器A2的反相輸入端與所述第二運(yùn)算放大器A2的輸出端連接，所述第二運(yùn)算放大器A2的同相輸入端通過所述第五電容C5接地；所述第二運(yùn)算放大器A2的輸出端一方面通過所述第一傳輸門TSl與所述調(diào)整電路連接，另一方面依次通過所述第一傳輸門TS1、第六電容C6接地；所述第一傳輸門TSl的NC端與所述N線連接，所述第一傳輸門TSl的C端與所述P線連接。
[0007]進(jìn)一步地，所述調(diào)整電路包括:第九PMOS管MP9、第十PMOS管MP10、第十二 PMOS管MP12、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第三運(yùn)算放大器A3、第四運(yùn)算放大器A4、第五運(yùn)算放大器A5、第七運(yùn)算放大器A7、第七電容C7、第八NMOS管MN8、第二傳輸門TS2、第三傳輸門TS3、第四傳輸門TS4、第十四非門114、第十五非門115、第五與非門N5及接線端Ve。所述第九PMOS管MP9的柵極及第十PMOS管MPlO的柵極分別與所述接線端IREF連接；所述第九PMOS管MP9的源極及第十PMOS管MPlO的源極分別與所述電源VCC連接；所述第九PMOS管MP9的漏極依次通過所述第四電阻R4、第五電阻R5、第六電阻R6及第七電阻R7與所述第十二 PMOS管MP12的源極連接；所述第十二 PMOS管MP12的柵極與所述接線端Ve連接，所述第十二 PMOS管MP12的漏極接地；所述第三運(yùn)算放大器A3的同相輸入端連接在所述第五電阻R5及所述六電阻R6之間，所述第三運(yùn)算放大器A3的反相輸入端與所述第一傳輸門TSl的輸出端連接，所述第三運(yùn)算放大器A3的反相輸入端與所述第四運(yùn)算放大器A4的反相輸入端及所述第五運(yùn)算放大器A5的同相輸入端連接；所述第四運(yùn)算放大器A4的同相輸入端連接在所述第四電阻R4及所述第五電阻R5之間；所述第五運(yùn)算放大器A5的反相輸入端連接在所述第六電阻R6及所述第七電阻R7之間；所述第三運(yùn)算放大器A3的輸出端與所述第十五非門115的輸入端連接；所述第四放大器A4的輸出端與所述第五與非門N5的一個(gè)輸入端連接,所述第五運(yùn)算放大器A5的輸出端與所述第五與非門N5的另一個(gè)輸入端連接，所述第五與非門N5的輸出端一方面通過所述第十四非門114與所述第三傳輸門TS3的NC端連接，另一方面與所述第三傳輸門TS3的C端連接。所述第十PMOS管MPlO的源極與所述電源VCC連接，所述第十PMOS管MPlO的漏極與所述第十五非門115的電源輸入端連接,所述第十五非門115的輸出端與所述第三傳輸門TS3的輸入端連接；所述第八NMOS管MN8的柵極與所述VBN線連接，所述第八NMOS管MN8的源極接地，所述第八NMOS管MN8的漏極接所述第十五非門115的地輸入端；所述第十五非門115的輸入端與所述第三傳輸門TS3的輸入端連接,所述第三傳輸門TS3的輸入端與所述第二傳輸門TS2的輸入端連接；所述第二傳輸門TS2的C端與所述TP線連接，所述第二傳輸門TS2的NC端與所述TN線連接，所述第二傳輸門TS2的輸出端與所述第四傳輸門TS4的輸出端連接；所述第四傳輸門TS4的輸入端與所述第三傳輸門TS3的輸出端連接，所述第四傳輸門TS4的C端與所述LRP線連接，所述第四傳輸門TS4的NC端與所述LPN線連接；所述第四傳輸門TS4的輸出端通過所述第八電阻R8與所述第七運(yùn)算放大器A7的同相輸入端連接，所述第四傳輸門TS4的輸出端通過所述第八電阻R8及所述第七電容C7接地；所述第七運(yùn)算放大器A7的輸出端與所述第七運(yùn)算放大器A7的反相輸入端連接，所述第七運(yùn)算放大器A7的輸出端與所述調(diào)幅電路連接。
[0008]進(jìn)一步地，所述調(diào)幅電路包括:接線端V0UT、第九NMOS管MN9及第九電阻R9。所述第九NMOS管MN9的柵極與所述第七運(yùn)算放大器A7的輸出端連接，所述第九NMOS管MN9的漏極通過所述第九電阻R9與所述接線端VIN連接，所述第九NMOS管MN9的漏極與所述接線端VOUT連接；所述第九NMOS管MN9的源極接地。
[0009]本發(fā)明提供的線性可調(diào)直流穩(wěn)幅電路，能有效地提聞電路的穩(wěn)幅精度，同時(shí)，對(duì)于更大電壓的波動(dòng)范圍，也能提供較好的穩(wěn)幅性能，而且失真度低。同時(shí)，電路結(jié)構(gòu)簡(jiǎn)單，對(duì)于工藝失配的忍耐度高，具有較高的穩(wěn)定性。
【專利附圖】

【附圖說明】
[0010]圖1為本發(fā)明實(shí)施例提供的線性可調(diào)直流穩(wěn)幅電路的電路圖。
【具體實(shí)施方式】
[0011]參見圖1，本 發(fā)明實(shí)施例提供了一種線性可調(diào)直流穩(wěn)幅電路，包括時(shí)序邏輯產(chǎn)生電路、采樣保持電路、調(diào)整電路及調(diào)幅電路。時(shí)序邏輯產(chǎn)生電路分別與采樣保持電路、調(diào)整電路及調(diào)幅電路連接；采樣保持電路通過調(diào)整電路與調(diào)幅電路連接。下面對(duì)本發(fā)明實(shí)施例提供的線性可調(diào)直流穩(wěn)幅電路的結(jié)構(gòu)進(jìn)行詳細(xì)介紹:
[0012]參見圖1，時(shí)序邏輯產(chǎn)生電路包括:接線端VREFl、接線端VIN、電源VCC、第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管 MP6、第一 NMOS 管 MN1、第二 NMOS 管 MN2、第三 NMOS 管 MN3、第四 NMOS 管 MN4、第五 NMOS管麗5、第一電阻R1、第二電阻R2、第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第一與非門N1、第二與非門N2、第三與非門N3、第四與非門N4、第一非門I1、第二非門12、第三非門13、第四非門14、第五非門15、第六非門16、第七非門17、第八非門18、第九非門19、第十非門110、第十一非門111、第十二非門112、第十三非門I13、N線、P線、TN線、LRN線、LRP線、CLR線、VBN線及第一運(yùn)算放大器Al。采樣保持電路包括:第二運(yùn)算放大器A2、第七PMOS 管 MP7、第八 PMOS 管 MP8、第^^一 PMOS 管 MPl1、第六 NMOS 管 MN6、第七 NMOS 管 MN7、第一傳輸門TS1、第三電阻R3、第五電容C5、第六電容C6及接線端IREF。調(diào)整電路包括:第九PMOS管MP9、第十PMOS管MP10、第十二 PMOS管MP12、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第三運(yùn)算放大器A3、第四運(yùn)算放大器A4、第五運(yùn)算放大器A5、第七運(yùn)算放大器A7、第七電容C7、第八NMOS管MN8、第二傳輸門TS2、第三傳輸門TS3、第四傳輸門TS4、第十四非門114、第十五非門115、第五與非門N5。調(diào)幅電路包括:接線端VOUT、第九NMOS管MN9及第九電阻R9。
[0013]參見圖1，第一 PMOS 管 MPl、第二 PMOS 管 MP2、第三 PMOS 管 MP3、第四 PMOS 管 MP4、第五PMOS管MP5及第六PMOS管MP6的柵極均與第七PMOS管MP7的柵極連接。第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5及第六PMOS管MP6的源極均與電源VCC連接；第一 PMOS管MPl的柵極與第一 PMOS管MPl的漏極連接。第一 NMOS 管 MN1、第二 NMOS 管 MN2、第三 NMOS 管 MN3，第四 NMOS 管 MN4、第五 NMOS 管 MN5的柵極連接在一起并分別與VBN線連接。第一 NMOS管麗1、第二 NMOS管麗2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的源極均接地。第一 NMOS管MNl的漏極一方面與自身的柵極連接，另一方面與第二 PMOS管MP2的漏極連接；第三PMOS管MP3的漏極與第二非門12電源輸入端相連；第二 NMOS管MN2的漏極與第二非門12的接地輸入端相連；第四PMOS管MP4的漏極與第五非門15的電源輸入端相連；第三NMOS管麗3的漏極與第五非門15的接地輸入端相連。第五PMOS管MP5的漏極與第八非門18的電源輸入端相連；第四NMOS管MN4的漏極與第八非門18的接地輸入端相連；第六PMOS管MP6的漏極與第十一非門Ill的電源輸入端相連；第五NMOS管MN5的漏極與第十一非門Ill的接地輸入端相連。第一運(yùn)算放大器Al的同相輸入端與接線端IREFl相連，第一運(yùn)算放大器Al的反相輸入端依次通過第一電阻R1、第九電阻R9與第九NMOS管MN9的漏極連接；第一運(yùn)算放大器Al的反相輸入端通過第一電阻Rl與接線端VIN連接；第一運(yùn)算放大器Al的反相輸入端通過第二電阻R2接地。第一運(yùn)算放大器Al的輸出端通過第一非門Il分別與第二非門12輸入端及第一與非門NI的一個(gè)輸入端連接，第一與非門NI的另一個(gè)輸入端一方面與第二非門12的輸出端連接，另一方面通過第一電容Cl接地；第一與非門NI的輸出端通過第三非門13以及第四非門14分別與第五非門15輸入端及第二與非門N2的一個(gè)輸入端連接，第二與非門N2的另一個(gè)輸入端一方面與第五非門15的輸出端連接,另一方面通過第二電容C2接地。第二與非門N2的輸出端通過第六非門16以及第七非門17分別與第八非門18輸入端和第三與非門N3的一個(gè)輸入端連接,第三與非門N3的另一個(gè)輸入端一方面與第八非門18的輸出端連接，另一方面通過第三電容C3接地。第三與非門N3的輸出端通過第九非門19以及第十非門IlO分別與第十一非門`Ill輸入端及第四與非門N4的一個(gè)輸入端連接，第四與非門N4的另一個(gè)輸入端一方面與第十一非門Ill的輸出端連接，另一方面通過第四電容C4接地。第四與非門N4的輸出端依次通過第十二非門112、第十三非門113與TN線連接；P線連接在第三非門13及第四非門14的中間，N線連接在第四非門14及第五非門15的中間，CLR線連接在第六非門16、第七非門17的中間。LRP線連接在第九非門19、第十非門IlO的中間。LRN線連接在第十非門I10、第^^一非門Ill的中間，TP線連接在第十二非門112、第十三非門113的中間，TN線連接在第十三非門113的輸出端。
[0014]第七PMOS管MP7的柵極與接線端IREF連接，第七PMOS管MP7的源極與電源VCC連接。第七PMOS管MP7的漏極一方面通過第三電阻R3與第十一 PMOS管MPll的源極連接，另一方面與第八PMOS管MP8的源極連接^一 PMOS管MPll的柵極與接線端VOUT連接，第H^一 PMOS管MPll的漏極接地。第八PMOS管MP8的柵極一方面與自身的漏極連接，另一方面與第六NMOS管MN6的漏極連接，第八PMOS管MP8的漏極與第二運(yùn)算放大器A2的同相輸入端連接；第六NMOS管MN6的柵極與CLR線連接，第六NMOS管MN6的源極與第七NMOS管MN7的漏極連接。第七NMOS管MN7的柵極一方面與VBN線連接，另一方面與第八NMOS管MN8柵極連接，第七NMOS管麗7的源極接地。第二運(yùn)算放大器A2的反相輸入端與輸出端連接，第二運(yùn)算放大器A2的同相輸入端通過第五電容C5接地。第二運(yùn)算放大器A2的輸出端一方面通過第一傳輸門TSl與第三運(yùn)算放大器A3的反相輸入端連接，另一方面依次通過第一傳輸門TS1、第六電容C6接地；第一傳輸門TSl的NC端與N線連接，第一傳輸門TSl的C端與P線連接。
[0015]第九PMOS管MP9、第十PMOS管MPlO的柵極分別與接線端IREF連接；第九PMOS管MP9、第十PMOS管MPlO的源極分別與電源VCC連接。第九PMOS管MP9的漏極依次通過第四電阻R4、第五電阻R5、第六電阻R6及第七電阻R7與第十二 PMOS管MP12的源極連接；第十二 PMOS管MP12的柵極與接線端Ve連接，第十二 PMOS管MP12的漏極接地。第三運(yùn)算放大器A3的同相輸入端連接在第五電阻R5及六電阻R6之間，第三運(yùn)算放大器A3的反相輸入端一方面與第一傳輸門TSl的輸出端連接,另一方面與第四運(yùn)算放大器A4的反相輸入端及第五運(yùn)算放大器A5的同相輸入端連接。第四運(yùn)算放大器A4的同相輸入端連接在第四電阻R4及第五電阻R5之間。第五運(yùn)算放大器A5的反相輸入端連接在第六電阻R6及第七電阻R7之間。第三運(yùn)算放大器A3的輸出端與第十五非門115的輸入端連接。第四放大器A4的輸出端與第五與非門N5的一個(gè)輸入端連接,第五運(yùn)算放大器A5的輸出端與第五與非門N5的另一個(gè)輸入端連接,第五與非門N5的輸出端一方面通過第十四非門114與第三傳輸門TS3的NC端連接，另一方面與第三傳輸門TS3的C端連接。第十PMOS管MPlO的源極與電源VCC連接,第十PMOS管MPlO的漏極與第十五非門115的電源輸入端連接,第十五非門115的輸出端與第三傳輸門TS3的輸入端連接；第八NMOS管MN8的柵極與VBN線連接，第八NMOS管MN8的源極接地，第八NMOS管MN8的漏極接第十五非門115的地輸入端。第十五非門115的輸入端與第三傳輸門TS3的輸入端連接,第三傳輸門TS3的輸入端與第二傳輸門TS2的輸入端連接；第二傳輸門TS2的C端與TP線連接、第二傳輸門TS2的NC端與TN線連接，第二傳輸門TS2的輸出端與第四傳輸門TS4的輸出端連接第四傳輸門TS4的輸入端與第三傳輸門TS3的輸出端連接，第四傳輸門TS4的C端與LRP線連接，第四傳輸門TS4的NC端與LPN線連接；第四傳輸門TS4的輸出端通過第八電阻R8 —方面與第七運(yùn)算放大器A7的同相輸入端連接，另一方面通過第八電阻R8及第七電容C7接地；第七運(yùn)算放大器A7的輸出端一方面與自身的反相輸入端連接，另一方面與第九NMOS管MN9的柵極連接。第九NMOS管MN9的漏極一方面通過第九電阻R9與接線端VIN連接，另一方面與接線端VOUT連接；第九NMOS管MN9的源極接地。
[0016]本發(fā)明實(shí)施例提供的線性可調(diào)直流穩(wěn)幅電路，其工作原理如下:參見圖1，時(shí)序邏輯產(chǎn)生電路跟隨著輸入電壓VIN產(chǎn)生一系列延時(shí)的脈沖，并將它送入采樣保持電路與調(diào)整電路。采樣保持電路根據(jù)脈沖信號(hào)采集每一個(gè)周期的輸出電壓VOUT的峰值Vc，并將其送入調(diào)整電路中。調(diào)整電路根據(jù)設(shè)定的峰值電壓Ve與設(shè)定的上限電壓與下限電壓，在時(shí)序脈沖的控制下，對(duì)輸出控制電壓進(jìn)行步進(jìn)調(diào)整，得到輸出控制電壓，并將輸出控制電壓送入調(diào)幅電路。調(diào)幅電路中的第十一 NMOS管匪11的等效電阻隨控制電壓的變化而變化，通過不斷地改變自身的等效電阻，使分壓比發(fā)生變化，從而步進(jìn)調(diào)整輸出電壓。經(jīng)過約若干個(gè)個(gè)周期，輸出電壓的峰值穩(wěn)定Vc在設(shè)定的電壓峰值Ve左右。若某一時(shí)刻，輸入電壓的峰值發(fā)生變化，整個(gè)系統(tǒng)再次按照上述的步驟進(jìn)行調(diào)節(jié)，直到輸出電壓的峰值Vc穩(wěn)定在設(shè)定的電壓峰值Ve附近為止，這樣就既保證了幅度的穩(wěn)定，又能讓輸出電壓隨著輸入電壓線性的變化。
[0017]本發(fā)明實(shí)施例具有以下有益效果:
[0018]1、由于調(diào)幅電路中通過改變第九NMOS管MN9來調(diào)整分壓比，而NMOS管的等效電阻又通過調(diào)整柵極電壓來實(shí)現(xiàn)，因此，理論上可以將第九NMOS管MN9的電阻調(diào)整到很高的精度。從而能有效地提聞電路的穩(wěn)幅精度，同時(shí)，對(duì)于更大電壓的波動(dòng)范圍，也能提供較好的穩(wěn)幅性能，而且失真度低。
[0019]2、由于電路中的大部分元器件使用了數(shù)字邏輯單元，因此，具有結(jié)構(gòu)簡(jiǎn)單，對(duì)于工藝失配的忍耐度高，具有很強(qiáng)的穩(wěn)定性。
[0020]3、電路的版圖面積小，適合推廣等特點(diǎn)。
[0021]最后所應(yīng)說明的是，以上【具體實(shí)施方式】?jī)H用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照實(shí)例對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)與的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
【權(quán)利要求】
1.一種線性可調(diào)直流穩(wěn)幅電路，其特征在于，包括:時(shí)序邏輯產(chǎn)生電路、采樣保持電路、調(diào)整電路及調(diào)幅電路； 所述時(shí)序邏輯產(chǎn)生電路分別與所述采樣保持電路、調(diào)整電路及所述調(diào)幅電路連接；所述采樣保持電路通過所述調(diào)整電路與所述調(diào)幅電路連接。
2.根據(jù)權(quán)利要求1所述的線性可調(diào)直流穩(wěn)幅電路，其特征在于，所述時(shí)序邏輯產(chǎn)生電路包括:接線端VREFl、接線端VIN、電源VCC、第一 PMOS管MPl、第二 PMOS管MP2、第三PMOS管 MP3、第四 PMOS 管 MP4、第五 PMOS 管 MP5、第六 PMOS 管 MP6、第一 NMOS 管 MN1、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一電阻R1、第二電阻R2、第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第一與非門N1、第二與非門N2、第三與非門N3、第四與非門N4、第一非門I1、第二非門12、第三非門13、第四非門14、第五非門15、第六非門16、第七非門17、第八非門18、第九非門19、第十非門110、第十一非門111、第十二非門112、第十三非門I13、N線、P線、TN線、LRN線、LRP線、CLR線、VBN線及第一運(yùn)算放大器Al ； 所述第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的柵極均與所述采樣保持電路連接；所述第一 PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6的源極均與所述電源VCC連接；所述第一 PMOS管MPl的柵極與所述第一 PMOS管MPl的漏極連接； 所述第一 NMOS管MNl、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管麗5的柵極連接在一起并分別與所述VBN線連接；所述第一 NMOS管麗1、第二 NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5的源極均接地；所述第一 NMOS管MNl的漏極與所述第一 NMOS管MNl的的柵極連接，所述第一 NMOS管MNl的漏極與所述第二PMOS管MP2的漏極連接；所述第三PMOS管MP3的漏極與所述第二非門12的電源輸入端相連；所述第二 NMOS管MN2的漏極與所述第二非門12的接地輸入端相連；所述第四PMOS管MP4的漏極與所述第五非門15的電源輸入端相連；所述第三NMOS管MN3的漏極與所述第五非門15的接地輸入端相連；所述第五PMOS管MP5的漏極與所述第八非門18的電源輸入端相連；所述第四NMOS管MN4的漏極與所述第八非門18的接地輸入端相連；所述第六PMOS管MP6的漏極與所述第十一非門Ill的電源輸入端相連；所述第五NMOS管MN5的漏極與所述第i 非門ill的接地輸入端相連； 所述第一運(yùn)算放大器Al的同相輸入端與所述接線端VREFl相連，所述第一運(yùn)算放大器Al的反相輸入端通過所述第一電阻Rl與所述調(diào)幅電路及所述接線端VIN連接，所述第一運(yùn)算放大器Al的反相輸入端通過所述第二電阻R2接地；所述第一運(yùn)算放大器Al的輸出端通過所述第一非門Il分別與所述第二非門12輸入端及所述第一與非門NI的一個(gè)輸入端連接，所述第一與非門NI的另一個(gè)輸入端與所述第二非門12的輸出端連接，所述第一與非門NI的另一個(gè)輸入端還通過所述第一電容Cl接地；所述第一與非門NI的輸出端通過所述第三非門13以及所述第四非門14分別與所述第五非門15輸入端及所述第二與非門N2的一個(gè)輸入端連接，所述第二與非門N2的另一個(gè)輸入端與所述第五非門15的輸出端連接，所述第二與非門N2的另一個(gè)輸入端還通過所述第二電容C2接地；所述第二與非門N2的輸出端通過所述第六非門16以及第七非門17分別與所述第八非門18輸入端和所述第三與非門N3的一個(gè)輸入端連接，所述第三與非門N3的另一個(gè)輸入端與所述第八非門18的輸出端連接，所述第三與非門N3的另一個(gè)輸入端還通過所述第三電容C3接地；所述第三與非門N3的輸出端通過所述第九非門19以及所述第十非門IlO分別與所述第十一非門Ill輸入端及所述第四與非門N4的一個(gè)輸入端連接，所述第四與非門N4的另一個(gè)輸入端與所述第十一非門Ill的輸出端連接，所述第四與非門N4的另一個(gè)輸入端還通過所述第四電容C4接地；所述第四與非門N4的輸出端依次通過所述第十二非門112、第十三非門113與所述調(diào)整電路連接；所述P線連接在所述第三非門13及所述第四非門14的中間，所述N線連接在所述第四非門14及所述第五非門15的中間，所述CLR線連接在所述第六非門16、第七非門17的中間；所述LRP線連接在所述第九非門19、第十非門IlO的中間；所述LRN線連接在所述第十非門110、第十一非門Ill的中間，所述TP線連接在所述第十二非門112、第十三非門113的中間，所述TN線連接在所述第十三非門113的輸出端。
3. 根據(jù)權(quán)利要求2所述的線性可調(diào)直流穩(wěn)幅電路，其特征在于，所述采樣保持電路包括:第二運(yùn)算放大器A2、第七PMOS管MP7、第八PMOS管MP8、第十一 PMOS管MPl1、第六NMOS管MN6、第七NMOS管麗7、第一傳輸門TS1、第三電阻R3、第五電容C5、第六電容C6及接線端IREF ； 所述第七PMOS管MP7的柵極與所述接線端IREF連接，所述第七PMOS管MP7的源極與所述電源VCC連接；所述第七PMOS管MP7的漏極通過所述第三電阻R3與所述第十一 PMOS管MPll的源極連接，所述第七PMOS管MP7的漏極還與所述第八PMOS管MP8的源極連接；所述第十一 PMOS管MPll的柵極與所述調(diào)幅電路連接，所述第十一 PMOS管MPll的漏極接地；所述第八PMOS管MP8的柵極與所述第八PMOS管MP8的漏極連接，所述第八PMOS管MP8的柵極與所述第六NMOS管MN6的漏極連接，所述第八PMOS管MP8的漏極與所述第二運(yùn)算放大器A2的同相輸入端連接；所述第六NMOS管MN6的柵極與所述CLR線連接，所述第六NMOS管MN6的源極與所述第七NMOS管MN7的漏極連接，所述第七NMOS管MN7的柵極與所述VBN線連接，所述第七NMOS管MN7的柵極與所述調(diào)整電路連接，所述第七NMOS管MN7的源極接地；所述第二運(yùn)算放大器A2的反相輸入端與所述第二運(yùn)算放大器A2的輸出端連接，所述第二運(yùn)算放大器A2的同相輸入端通過所述第五電容C5接地；所述第二運(yùn)算放大器A2的輸出端一方面通過所述第一傳輸門TSl與所述調(diào)整電路連接，另一方面依次通過所述第一傳輸門TSl、第六電容C6接地；所述第一傳輸門TSl的NC端與所述N線連接,所述第一傳輸門TSl的C端與所述P線連接。
4.根據(jù)權(quán)利要求3所述的線性可調(diào)直流穩(wěn)幅電路，其特征在于，所述調(diào)整電路包括:第九PMOS管MP9、第十PMOS管MP10、第十二 PMOS管MP12、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第三運(yùn)算放大器A3、第四運(yùn)算放大器A4、第五運(yùn)算放大器A5、第七運(yùn)算放大器A7、第七電容C7、第八NMOS管MN8、第二傳輸門TS2、第三傳輸門TS3、第四傳輸門TS4、第十四非門114、第十五非門115、第五與非門N5及接線端Ve ； 所述第九PMOS管MP9的柵極及第十PMOS管MPlO的柵極分別與所述接線端IREF連接；所述第九PMOS管MP9的源極及所述第十PMOS管MPlO的源極分別與所述電源VCC連接；所述第九PMOS管MP9的漏極依次通過所述第四電阻R4、第五電阻R5、第六電阻R6及第七電阻R7與所述第十二 PMOS管MP12的源極連接；所述第十二 PMOS管MP12的柵極與所述接線端Ve連接，所述第十二 PMOS管MP12的漏極接地；所述第三運(yùn)算放大器A3的同相輸入端連接在所述第五電阻R5及所述六電阻R6之間，所述第三運(yùn)算放大器A3的反相輸入端與所述第一傳輸門TSl的輸出端連接，所述第三運(yùn)算放大器A3的反相輸入端與所述第四運(yùn)算放大器A4的反相輸入端及所述第五運(yùn)算放大器A5的同相輸入端連接；所述第四運(yùn)算放大器A4的同相輸入端連接在所述第四電阻R4及所述第五電阻R5之間；所述第五運(yùn)算放大器A5的反相輸入端連接在所述第六電阻R6及所述第七電阻R7之間；所述第三運(yùn)算放大器A3的輸出端與所述第十五非門115的輸入端連接；所述第四放大器A4的輸出端與所述第五與非門N5的一個(gè)輸入端連接，所述第五運(yùn)算放大器A5的輸出端與所述第五與非門N5的另一個(gè)輸入端連接，所述第五與非門N5的輸出端一方面通過所述第十四非門114與所述第三傳輸門TS3的NC端連接，另一方面與所述第三傳輸門TS3的C端連接； 所述第十PMOS管MPlO的源極與所述電源VCC連接，所述第十PMOS管MPlO的漏極與所述第十五非門115的電源輸入端連接，所述第十五非門115的輸出端與所述第三傳輸門TS3的輸入端連接；所述第八NMOS管MN8的柵極與所述VBN線連接，所述第八NMOS管MN8的源極接地，所述第八NMOS管MN8的漏極接所述第十五非門115的地輸入端；所述第十五非門115的輸入端與所述第三傳輸門TS3的輸入端連接,所述第三傳輸門TS3的輸入端與所述第二傳輸門TS2的輸入端連接；所述第二傳輸門TS2的C端與所述TP線連接，所述第二傳輸門TS2的NC端與所述TN線連接，所述第二傳輸門TS2的輸出端與所述第四傳輸門TS4的輸出端連接；所述第四傳輸門TS4的輸入端與所述第三傳輸門TS3的輸出端連接，所述第四傳輸門TS4的C端與所述LRP線連接，所述第四傳輸門TS4的NC端與所述LPN線連接；所述第四傳輸門TS4的輸出端通過所述第八電阻R8與所述第七運(yùn)算放大器A7的同相輸入端連接，所述第四傳輸門TS4的輸出端通過所述第八電阻R8及所述第七電容C7接地；所述第七運(yùn)算放大器A7的輸出端與所述第七運(yùn)算放大器A7的反相輸入端連接，所述第七運(yùn)算放大器A7的輸出端與所述調(diào)幅電路連接。
5.根據(jù)權(quán)利要求4所述線性可調(diào)直流穩(wěn)幅電路，其特征在于，所述調(diào)幅電路包括:接線端V0UT、第九NMOS管MN9及第九電阻R9 ；` 所述第九NMOS管MN9的柵極與所述第七運(yùn)算放大器A7的輸出端連接，所述第九NMOS管MN9的漏極通過所述第九電阻R9與所述接線端VIN連接，所述第九NMOS管MN9的漏極與所述接線端VOUT連接；所述第九NMOS管MN9的源極接地。
【文檔編號(hào)】G05F1/56GK103488230SQ201310436488
【公開日】2014年1月1日 申請(qǐng)日期:2013年9月23日 優(yōu)先權(quán)日:2013年9月23日
【發(fā)明者】李德安, 梅當(dāng)民, 姜明哲, 袁國(guó)順 申請(qǐng)人:北京中科微電子技術(shù)有限公司