一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法及裝置制造方法
【專利摘要】本發(fā)明涉及電子電路技術(shù)，具體的說是涉及一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法及裝置。本發(fā)明所述的雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法，主要為：根據(jù)負(fù)載的工作頻率，設(shè)置輸出電壓目標(biāo)值，啟動電壓粗調(diào)環(huán)路對基準(zhǔn)電壓進(jìn)行粗調(diào)，所述粗調(diào)環(huán)路對基準(zhǔn)電壓以較大間隔值進(jìn)行快速調(diào)節(jié)，并實(shí)時對電壓調(diào)節(jié)器的輸出電壓進(jìn)行采樣，通過比較器判斷電壓采樣值是否達(dá)到預(yù)設(shè)的粗調(diào)目標(biāo)電壓范圍，達(dá)到目標(biāo)電壓范圍后，啟動電壓精調(diào)環(huán)路對基準(zhǔn)電壓進(jìn)行精調(diào)，使自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓穩(wěn)定在輸出電壓目標(biāo)值。本發(fā)明的有益效果為，具有調(diào)壓速度快的優(yōu)點(diǎn)，并可以使輸出電壓在滿足負(fù)載正常工作的情況下最低。本發(fā)明尤其適用于自適應(yīng)電壓調(diào)節(jié)器。
【專利說明】—種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法及裝置
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電子電路技術(shù)，具體的說是涉及一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法及
>J-U ρ?α裝直。
【背景技術(shù)】
[0002]近年來，隨著半導(dǎo)體工藝的不斷發(fā)展，器件的特征尺寸越來越小，集成電路在規(guī)模、運(yùn)行速度和功耗等方面都有較大的提升，使得我們能夠在一塊芯片上把多塊芯片集成在同一芯片(SoC)，在減少芯片的占用面積和電子系統(tǒng)體積的同時提升系統(tǒng)的性能，極大地推動了便攜式電子設(shè)備的發(fā)展。[0003]對于便攜式消費(fèi)類電子產(chǎn)品評價的最重要的一個標(biāo)準(zhǔn)是其耗電量的大小或者待機(jī)時間的長短，但由于電池技術(shù)的發(fā)展速度嚴(yán)重滯后于系統(tǒng)能耗需求的增長速度，使得僅僅增加電池的電量或提高功率變換的效率越來越不能滿足芯片集成規(guī)模與速度日益提升對電能的需要。
[0004]很多復(fù)雜的電子部件，如中央處理器(CPU)和數(shù)字信號處理器(DSP)，都能在不同的時鐘頻率下工作。高頻工作的數(shù)字電路中，門電路的開關(guān)功耗是功耗的主要組成部分，開關(guān)功耗與工作頻率成正比，與工作電壓的平方成正比。對于給定的工作任務(wù)，CPU或DSP完成任務(wù)所需的時鐘周期個數(shù)是確定的，只降低CPU或DSP的工作頻率而不改變其工作電壓，完成此任務(wù)消耗的總能量是不變的。而在工作頻率固定時，適當(dāng)降低CPU或DSP的電源電壓，其消耗的能量將明顯減小。根據(jù)不同的工藝偏差、溫度和負(fù)載工作頻率實(shí)時自適應(yīng)地調(diào)節(jié)負(fù)載供電電壓，使其能量消耗最小化，這種低功耗方法稱為自適應(yīng)電壓調(diào)節(jié)(AVS，Adaptive Voltage Scaling)。
[0005]現(xiàn)有的自適應(yīng)電壓調(diào)節(jié)方法主要有以下幾種。l)Mukti Barai等人利用ADC、DPID、DPWM構(gòu)成控制環(huán)路做成自適應(yīng)DC-DC變換器(見文獻(xiàn)“Dual-Mode Multiple-BandDigital Controller for High-Frequency DC-DC Converter，，，Power Electronics, IEEETransactions on Volume24, Issue3, March2009Page (s): 752-766),但此法需要數(shù)字環(huán)路補(bǔ)償；2)Shidhartha Das等人根據(jù)電壓調(diào)節(jié)過程中負(fù)載電路(CPU或DSP)的運(yùn)行出錯率來調(diào)節(jié)電壓，同時用錯誤校正機(jī)制來糾正錯誤來實(shí)現(xiàn)自適應(yīng)電壓調(diào)節(jié)(見文獻(xiàn)“Razor I1:1nSitu Error Detection and Correction for PVT and SER Tolerance，，，Solid-StateCircuits, IEEE Journal of Volume44, Issuel, Jan.2009Page (s): 32-48),但此法實(shí)現(xiàn)復(fù)雜，且系統(tǒng)糾錯耗費(fèi)時間。3) Dae Woon Kang等人基于有限狀態(tài)機(jī)設(shè)計了全數(shù)字的不需要PID補(bǔ)償?shù)淖赃m應(yīng)Buck功率變換器(見文獻(xiàn)“A High-Efficiency Fully DigitalSynchronous Buck Converter Power Delivery System Based on a Finite-StateMachine，，，Very Large Scale Integration(VLSI)Systems, IEEE Transactions on Volume 14，I ssue3，March2006Page (s): 229-240 )，但其電路實(shí)現(xiàn)較本發(fā)明所述方法更為復(fù)雜。
[0006]本發(fā)明中，電壓的調(diào)壓過程是先對輸出電壓進(jìn)行粗調(diào)，當(dāng)輸出電壓調(diào)節(jié)到接近目標(biāo)值時再進(jìn)行精調(diào)。粗調(diào)可以提高調(diào)壓的速度，精調(diào)可以使最終的輸出電壓更低。
【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題，就是針對上述問題，提出一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法及裝置。
[0008]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是:一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法，其特征在于，包括以下步驟:
[0009]a.根據(jù)負(fù)載的工作頻率,設(shè)置輸出電壓目標(biāo)值；
[0010]b.啟動電壓粗調(diào)環(huán)路對基準(zhǔn)電壓進(jìn)行粗調(diào)，所述粗調(diào)環(huán)路對基準(zhǔn)電壓以較大間隔值進(jìn)行快速調(diào)節(jié)，并實(shí)時對電壓調(diào)節(jié)器的輸出電壓進(jìn)行采樣，通過比較器判斷電壓采樣值是否達(dá)到預(yù)設(shè)的粗調(diào)目標(biāo)電壓范圍，若是，則進(jìn)入步驟C，若否，則重復(fù)步驟b ;
[0011]c.啟動電壓精調(diào)環(huán)路對基準(zhǔn)電壓進(jìn)行精調(diào)，所述精調(diào)環(huán)路對基準(zhǔn)電壓以較小間隔值進(jìn)行高精度調(diào)節(jié)，使自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓穩(wěn)定在輸出電壓目標(biāo)值。
[0012]本發(fā)明總的技術(shù)方案，提供一種基于雙環(huán)(粗調(diào)環(huán)路和精調(diào)環(huán)路)控制的自適應(yīng)電壓調(diào)節(jié)方法，調(diào)壓時，先將精調(diào)電路關(guān)閉，通過頻率一電壓(f 一 V)關(guān)系曲線先將其輸出電壓預(yù)調(diào)節(jié)到一個初始值附近，此時粗調(diào)響應(yīng)速度較快，當(dāng)粗調(diào)值達(dá)到所需值附近的一個范圍(Vref-ΔV, Vref+AV)內(nèi)時，開啟精調(diào)電路。精調(diào)電路包含延遲線檢測模塊以及對應(yīng)的控制模塊，調(diào)壓時結(jié)合延遲檢測進(jìn)行反饋控制，從而將輸出電壓進(jìn)一步減低。
[0013]進(jìn)一步的，所述粗調(diào)的具體方法為:
[0014]通過對負(fù)載的預(yù)估算以及設(shè)定的頻率電壓關(guān)系，給數(shù)字模擬轉(zhuǎn)換器初始控制碼以產(chǎn)生初始基準(zhǔn)電壓，利用該基準(zhǔn)電壓通過反饋環(huán)路對自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓進(jìn)行調(diào)節(jié)。
[0015]進(jìn)一步的，所述精調(diào)的具體方法為:
[0016]通過信號發(fā)生器接收來根據(jù)頻率電壓關(guān)系產(chǎn)生的控制碼，并產(chǎn)生振蕩信號，將該振蕩信號同時供給時鐘計數(shù)模塊和延遲線檢測模塊，時鐘計數(shù)模塊用于統(tǒng)計在一定時間內(nèi)信號發(fā)生器產(chǎn)生頻率信號的周期個數(shù)；
[0017]振蕩信號通過延遲線檢測模塊后的延遲信號作為使能信號對高電平計數(shù)，并通過錯誤計數(shù)模塊統(tǒng)計該計數(shù)結(jié)果；
[0018]通過數(shù)字比較器模塊比較時鐘計數(shù)模塊和錯誤計數(shù)模塊的統(tǒng)計結(jié)果，并將比較的結(jié)果通過校正模塊產(chǎn)生相應(yīng)的新的控制字，利用新的控制字來精確調(diào)節(jié)數(shù)字模擬轉(zhuǎn)換器的輸出電壓。
[0019]在本方案中，延遲線檢測模塊是數(shù)字負(fù)載的關(guān)鍵路徑的復(fù)制，精調(diào)時，通過檢測測試信號在延遲線檢測模塊中的傳輸延遲，由此確定該輸出電壓下負(fù)載能否正常工作，通過精調(diào)DC-DC的基準(zhǔn)電壓來達(dá)到精調(diào)其輸出電壓的目的，保證數(shù)字負(fù)載在給定的工作時鐘頻率下工作電壓最低，有效地降低數(shù)字負(fù)載的功耗。
[0020]一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)裝置，包括自適應(yīng)電壓調(diào)節(jié)電路，其特征在于，還包括粗調(diào)環(huán)路、精調(diào)環(huán)路、頻率電壓查找模塊、D觸發(fā)器、第一比較器、第二比較器、延遲單元、邏輯或門和邏輯與門，所述粗調(diào)環(huán)路包括采樣電路、數(shù)字模擬轉(zhuǎn)換器、環(huán)路控制模塊和驅(qū)動及死區(qū)控制模塊，所述精調(diào)環(huán)路包括信號發(fā)生器、延遲線檢測模塊、時鐘計數(shù)模塊、錯誤計數(shù)模塊、數(shù)字比較器和校正模塊；[0021]采樣電路連接自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓、環(huán)路控制模塊、第一比較器的反向輸入端和第二比較器的同向輸入端，第一比較器和第二比較器的輸出端分別連接邏輯與門的兩個輸入端；
[0022]數(shù)字模擬轉(zhuǎn)換器分別與頻率電壓查找模塊、校正模塊和環(huán)路控制模塊連接，驅(qū)動及死區(qū)控制模塊連接自適應(yīng)電壓調(diào)節(jié)電路和環(huán)路控制模塊；
[0023]校正模塊連接D觸發(fā)器的輸出端、邏輯與門的輸出端、數(shù)字比較器和數(shù)字模擬轉(zhuǎn)換器；
[0024]數(shù)字比較器連接外部時鐘信號、錯誤計數(shù)模塊、時鐘計數(shù)模塊和校正模塊；
[0025]延遲單元連接外部時鐘信號和邏輯或門的一個輸入端，邏輯或門的另一個輸入端連接D觸發(fā)器的輸出端、輸出端連接時鐘計數(shù)模塊和錯誤計數(shù)模塊；
[0026]延遲線檢測模塊連接自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓、錯誤計數(shù)模塊和信號發(fā)生器，信號發(fā)生器與頻率電壓查找模塊和時鐘計數(shù)模塊連接。
[0027]本發(fā)明提出的裝置的工作原理為:自適應(yīng)電壓調(diào)節(jié)裝置的輸出電壓Vtj經(jīng)過采樣電路后采樣電路的的輸出電壓為VfbJf Vfb與根據(jù)不同調(diào)頻狀態(tài)預(yù)設(shè)置的兩個精確信號Vref - AV與Vref+ Λ V相比較，判斷啟動過程是否由粗調(diào)節(jié)過程轉(zhuǎn)換為細(xì)調(diào)節(jié)過程，最后開啟由時鐘計數(shù)、錯誤計數(shù)以及校正算法模塊等構(gòu)成的精調(diào)環(huán)路。
[0028]該自適應(yīng)電壓調(diào)節(jié)裝置的調(diào)壓過程為首先提供上升沿的粗調(diào)啟動信號C_en。完成由數(shù)字控制、校正等模塊組成的數(shù)字精調(diào)部分進(jìn)行初始的復(fù)位工作，此時電壓調(diào)節(jié)器的輸出電壓出于粗調(diào)節(jié)狀態(tài)。粗調(diào)過程僅采用主環(huán)路工作，根據(jù)頻率電壓(f一V)查找模塊查找頻率對應(yīng)的電壓需求，將輸出電壓通過由環(huán)路控制以及驅(qū)動及死區(qū)時間控制模塊到BUCK變換器拓?fù)浣Y(jié)構(gòu)組成主控制回路預(yù)設(shè)置在一個初始值。
[0029]當(dāng)通過粗調(diào)節(jié)后，采樣網(wǎng)絡(luò)的輸出電壓處于(Vref-AV，Vref+Λ V)區(qū)間內(nèi)時，控制信號F_EN電平由低電平翻轉(zhuǎn)為高電平，此時開啟精調(diào)控制模式，精調(diào)環(huán)路開始工作。時鐘計數(shù)和錯誤計數(shù)模塊分別對信號發(fā)生器的振蕩信號在一定時間內(nèi)的周期個數(shù)計數(shù)以及將信號發(fā)生器的振蕩信號通過延遲線檢測模塊后生成檢測結(jié)果信號作為使能信號對高電平進(jìn)行計數(shù)，在負(fù)載正常工作的狀態(tài)下，時鐘計數(shù)和錯誤計數(shù)的計數(shù)結(jié)果的比值保持一致。當(dāng)輸出電壓低于負(fù)載實(shí)際工作需要的輸出電壓時，信號發(fā)生器的振蕩信號在延遲線檢測模塊中傳輸?shù)难舆t時間增加，使得錯誤計數(shù)的計數(shù)結(jié)果小于負(fù)載正常工作時的其相應(yīng)計數(shù)結(jié)果，將兩者結(jié)果相比較并通過校正算法模塊精確調(diào)整DAC的控制字進(jìn)而調(diào)節(jié)DAC的輸出電壓值，再通過環(huán)路控制中的調(diào)制信號產(chǎn)生器增加調(diào)制信號的占空比，使得輸出電壓逐步上升，直到負(fù)載所需要的工作電壓為止。當(dāng)輸出電壓高于負(fù)載實(shí)際工作需要的輸出值時，信號發(fā)生器的振蕩信號在延遲線檢測模塊中傳輸?shù)难舆t時間減小，使得錯誤計數(shù)的計數(shù)結(jié)果大于負(fù)載正常工作時的其相應(yīng)計數(shù)結(jié)果，同樣將兩者結(jié)果相比較并通過校正算法模塊精確調(diào)整DAC的輸出電壓值，再通過環(huán)路控制模塊將調(diào)制信號的占空比減小，使得輸出電壓逐步下降，直到輸出電壓穩(wěn)定在負(fù)載正常工作需要的輸出值。在本方案中我們將數(shù)字比較器的兩個輸入端的比值以NI為界，當(dāng)比值大于或者小于NI時即改變的輸出結(jié)果。
[0030]當(dāng)電路正常工作后，該自適應(yīng)電壓調(diào)節(jié)裝置將僅采用由拓?fù)浣Y(jié)構(gòu)、DAC、環(huán)路控制以及驅(qū)動及死區(qū)控制模塊組成的主環(huán)路調(diào)節(jié)該電源管理芯片的輸出電壓。同時采用延遲線檢測模塊是負(fù)載的關(guān)鍵路徑的復(fù)制，這樣，自適應(yīng)電壓調(diào)節(jié)器根據(jù)處理器所請求的工作時鐘頻率的不同自適應(yīng)地調(diào)節(jié)處理器負(fù)載的供電電壓，保證處理器負(fù)載在給定的工作時鐘頻率下工作電壓最低，有效地降低處理器負(fù)載的功耗。
[0031]本發(fā)明的有益效果為，通過采用粗調(diào)，具有調(diào)壓速度快的優(yōu)點(diǎn)，當(dāng)輸出電壓接近目標(biāo)值時，采用精調(diào)，并用延遲檢測的結(jié)果確定最終的輸出電壓，可以使輸出電壓在滿足負(fù)載正常工作的情況下最低。
【專利附圖】

【附圖說明】
[0032]圖1為本發(fā)明的自適應(yīng)電壓調(diào)節(jié)裝置的結(jié)構(gòu)示意圖；
[0033]圖2為本發(fā)明的頻率電壓查找曲線示意圖；
[0034]圖3為本發(fā)明的自適應(yīng)電壓調(diào)節(jié)方法的流程示意圖；
[0035]Delay-DT為包含一串延遲單元的延遲線檢測模塊；DAC為數(shù)字模擬轉(zhuǎn)換器；D0為D端接高電平的D觸發(fā)器；T為提供時序控制的延遲單元；CMP1為第一比較器，CMP2為第二比較器；0R2是兩輸入端邏輯或門；AND2是兩輸入端邏輯與門；Digital_cmp為數(shù)字比較器；VIN為自適應(yīng)電壓調(diào)節(jié)器的輸入電壓八為自適應(yīng)電壓調(diào)節(jié)器的輸出電壓；F_EN為使能信號；F_RST為復(fù)位信號。
【具體實(shí)施方式】
[0036]下面結(jié)合附圖和實(shí)施例，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0037]本發(fā)明所述的雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法，主要為將自適應(yīng)電壓調(diào)節(jié)器的輸出電壓\經(jīng)過采樣模塊后采樣的輸出電壓為VfbJf Vfb與根據(jù)不同調(diào)頻狀態(tài)預(yù)設(shè)置的兩個精確信號Vref- Λ V與Vref+ Λ V相比較，判斷啟動過程是否由粗調(diào)節(jié)過程轉(zhuǎn)換為細(xì)調(diào)節(jié)過程，最后開啟由時鐘計數(shù)、錯誤計數(shù)以及校正算法模塊等構(gòu)成的精調(diào)環(huán)路。
[0038]實(shí)施例:
[0039]以BUCK功率變換器為例，如圖1所示，VIN為該自適應(yīng)電壓調(diào)節(jié)器的輸入電壓；VQ是該自適應(yīng)電壓調(diào)節(jié)器的輸出電壓；Vfb為對輸出電壓進(jìn)行采樣后的電壓信號，Vref是DAC的輸出電壓；信號發(fā)生器模塊是一個可根據(jù)外圍控制字產(chǎn)生相應(yīng)頻率時鐘信號的電路；Delay-DT部分為延遲線檢測模塊；L是儲能電感；C是濾波電容；頻率電壓(f一V)查找模塊為負(fù)載在正常工作時所需的工作頻率與電壓關(guān)系圖，具體如圖2所示。C_en是粗調(diào)使能信號，與D觸發(fā)器(DO)的時鐘信號端連接；0SC_Clk是由外部提供的系統(tǒng)時鐘信號，給數(shù)字誤差比較器Digital_cmp提供時鐘信號，osc_clk同時通過一個延遲單元T給兩輸入或邏輯門0R2提供時鐘信號；F_RST為兩輸入端或邏輯門0R2的輸出信號，用以給校正算法、錯誤計數(shù)以及時鐘計數(shù)模塊提供置位信號。Vref- Λ V和Vref+ Δ V為根據(jù)調(diào)節(jié)過程預(yù)先設(shè)置的兩個精確比較信號，CMPl與CMP2的輸出信號連接到兩輸入端與邏輯門AND2的輸入端產(chǎn)生輸出信號F_EN，F(xiàn)_EN給校正算法、錯誤計數(shù)以及時鐘計數(shù)模塊提供開啟的使能信號；校正算法模塊輸入端連接到F_EN、F_RST以及Digital_cmp的輸出端，該模塊的輸出端連接到DAC的控制端口。Vfb和Vref連接到環(huán)路控制模塊輸入端給該模塊提供控制信號；環(huán)路控制模塊輸出信號連接到驅(qū)動及死區(qū)控制模塊。
[0040]本例中，驅(qū)動及死區(qū)控制模塊給功率管提供足夠的驅(qū)動能力，同時嚴(yán)格控制功率NMOS管和PMOS關(guān)的開啟與關(guān)斷，避免二者同時導(dǎo)通；環(huán)路控制模塊包含了環(huán)路補(bǔ)償和調(diào)制信號產(chǎn)生電路等電路；Delay-DT為延遲線檢測模塊，時鐘計數(shù)模塊統(tǒng)計在一定周期內(nèi)信號發(fā)生器產(chǎn)生的振蕩信號的周期個數(shù)。錯誤計數(shù)模塊通過使用在該一定周期內(nèi)，信號發(fā)生器產(chǎn)生的信號經(jīng)過Delay-DT延遲檢測模塊后的輸出信號作為計數(shù)器的使能信號對高電平進(jìn)行計數(shù)，將此計數(shù)結(jié)果作為錯誤計數(shù)結(jié)果；數(shù)字誤差比較器Digital_cmp比較時鐘計數(shù)和錯誤計數(shù)的結(jié)果，并產(chǎn)生對算法校正的控制信號。Vfb通過比較器CMPl和CMP2分別與Vref+ Δ V、Vref- Δ V信號相比較后通過邏輯與門AND2后產(chǎn)生為是否開啟精調(diào)模式的反饋信號F_EN，通過F_EN信號決定是否開啟精調(diào)模式。
[0041 ] 本例的工作流程如圖3所示:[0042]負(fù)載的工作頻率確定時，查找頻率一電壓對照表，通過設(shè)定DAC的控制字，改變DC-DC的基準(zhǔn)電壓Vref，設(shè)置輸出電壓的粗調(diào)目標(biāo)值。然后通過比較器CMPl和CMP2判斷該電壓調(diào)節(jié)器的輸出電壓V。經(jīng)采樣后的值Vfb是否達(dá)到(Vref- Δ V, Vref+ Λ V)范圍內(nèi)，若輸出電壓V。經(jīng)采樣后的值Vfb在此范圍內(nèi)，則開啟精調(diào)，精調(diào)過程中Vref調(diào)節(jié)的步長更小。同時用延遲檢測的結(jié)果確定電壓調(diào)節(jié)的最終值。
[0043]本例的工作原理為:
[0044]當(dāng)需要調(diào)節(jié)負(fù)載工作頻率時，先啟動粗調(diào)電路，關(guān)閉精調(diào)電路，對輸出電壓進(jìn)行粗調(diào)節(jié)使輸出電壓調(diào)節(jié)到預(yù)設(shè)的范圍。當(dāng)對輸出端的采樣信號Vfb值調(diào)整到進(jìn)入(Vref-Λ V，Vref+ Λ V)范圍內(nèi)時，通過F_EN信號的變化開啟時鐘計數(shù)、錯誤計數(shù)以及校正算法模塊等模塊組成的精調(diào)節(jié)環(huán)路，對DAC的輸出電壓實(shí)施精確的控制，用延遲檢測的結(jié)果確定最終的輸出電壓。
[0045]其中，粗調(diào)使能信號(:^11信號的上升沿作用于D觸發(fā)器D0，由于DO的D端始終接至高電平，因此當(dāng)粗調(diào)啟動信號C_en的上升沿到達(dá)時，DO的Q端輸出電平由低電平跳變?yōu)楦唠娖?，DO的Q端的高電平作用于兩輸入邏輯或門0R2使得F_RST為高電平，該高電平使得始終計數(shù)、錯誤計數(shù)以及校正模塊均處于復(fù)位階段，即在需要進(jìn)行下一次調(diào)壓操作時，都能保證在調(diào)壓開始時對數(shù)字細(xì)調(diào)環(huán)路進(jìn)行復(fù)位清零操作。
[0046]粗調(diào)的回路為功率管、電感、電容、負(fù)載、采樣電路、DAC、環(huán)路控制模塊以及驅(qū)動及死區(qū)時間控制部分。當(dāng)進(jìn)行粗調(diào)時，首先根據(jù)對負(fù)載的預(yù)估算通過查頻率一電壓(f一V)關(guān)系曲線給定一個初始的DAC的N位(例如，N=5)控制碼產(chǎn)生一個初始的電壓Vref，通過反饋環(huán)路使得自適應(yīng)電壓調(diào)節(jié)器的輸出電壓調(diào)節(jié)至預(yù)設(shè)值的一個大致范圍內(nèi)。此時該自適應(yīng)電壓調(diào)節(jié)器的輸出電壓經(jīng)過采樣模塊后的輸出電壓處于大于Vref+△ V或者小于Vref-Λ V，此時F_EN信號為低電平，關(guān)閉數(shù)字精調(diào)環(huán)路的時鐘計數(shù)、錯誤計數(shù)以及校正算法等模塊。
[0047]當(dāng)粗調(diào)的過程使得電壓調(diào)節(jié)器的輸出電壓經(jīng)過采樣模塊后的電壓在(Vref- Δ V,Vref+ Λ V)范圍內(nèi)時，邏輯與門AND2的輸出信號F_EN端由低電平翻轉(zhuǎn)為高電平，此高電平使得時鐘計數(shù)、錯誤計數(shù)以及校正算法模塊開啟開始工作，此時該自適應(yīng)電壓調(diào)節(jié)器進(jìn)入精調(diào)過程。
[0048]精調(diào)控制部分的工作情況如下:
[0049]信號發(fā)生器接收來自f一V關(guān)系的N位控制碼產(chǎn)生特定頻率的振蕩信號，該振蕩信號同時供給時鐘計數(shù)模塊和Delay-DT模塊。時鐘計數(shù)模塊統(tǒng)計在一定時間內(nèi)的信號發(fā)生器產(chǎn)生頻率信號的周期個數(shù)；Delay-DT模塊為延遲線檢測模塊，振蕩信號通過該模塊的延遲時間與Delay-DT的電源電壓成反比，而供給該延遲線檢測模塊的電源電壓為自適應(yīng)電壓調(diào)節(jié)器的輸出電壓。錯誤計數(shù)模塊統(tǒng)計將振蕩信號傳輸過Delay-DT模塊后的延遲信號作為使能信號對高電平計數(shù)產(chǎn)生的計數(shù)結(jié)果。然后數(shù)字比較器Digital_cmp模塊比較這兩個計數(shù)器的結(jié)果，通過將比較的結(jié)果通過校正模塊后產(chǎn)生相應(yīng)的控制字來精確調(diào)制DAC的輸出電壓，使得自適應(yīng)電壓調(diào)節(jié)器的輸出電壓穩(wěn)定在實(shí)際負(fù)載工作所需要的供電電壓值。
[0050]當(dāng)輸出電壓高于負(fù)載所需電壓時，振蕩信號通過Delay-DT模塊受到的延遲較小，從輸入到輸出產(chǎn)生的有效計數(shù)使能信號個數(shù)增多，因而錯誤計數(shù)模塊的輸出結(jié)果大于負(fù)載正常工作時的計數(shù)結(jié)果值，此時數(shù)字比較器Digital_cmp模塊輸出信號的值改變，進(jìn)而使得校正模塊輸出的DAC精確控制字信號相應(yīng)變化，從而通過DAC、環(huán)路控制模塊以及驅(qū)動及死區(qū)控制模塊來降低調(diào)制信號的占空比使得該AVS電源管理芯片的輸出電壓降低。
[0051]同理，當(dāng)輸出電壓低于負(fù)載所需電壓時，振蕩信號通過Delay-DT模塊受到的延遲增加，因而錯誤計數(shù)模塊的計數(shù)結(jié)果小于負(fù)載正常工作時該模塊的計數(shù)結(jié)果，同樣通過Digital_cmp和校正模塊精確控制DAC輸出電壓，再通過環(huán)路控制模塊以及驅(qū)動及死區(qū)控制模塊來提高調(diào)制信號的占空比使得該AVS電源管理芯片的輸出電壓上升。
[0052]在本發(fā)明中，數(shù)字比較器比較錯誤計數(shù)和時鐘計數(shù)的結(jié)果，兩者相除的值以NI為界，當(dāng)比值大于或者小于NI時即改變Digital_cmp的輸出結(jié)果。
[0053]本發(fā)明在調(diào)壓過程中采用粗調(diào)節(jié)與精調(diào)節(jié)相配合的兩個過程，粗調(diào)節(jié)時僅采用粗調(diào)環(huán)路工作，將電壓調(diào)節(jié)器的輸出電壓調(diào)節(jié)到一個預(yù)估值。當(dāng)輸出電壓達(dá)到預(yù)估值的一個范圍后，開啟精調(diào)節(jié)部分電路，使輸出電壓最終穩(wěn)定在作為負(fù)載關(guān)鍵路徑復(fù)制的延遲線檢測結(jié)果所確定的值，精調(diào)節(jié)部分包含了計數(shù)器、數(shù)字比較器、校正算法等數(shù)字控制模塊。
[0054]本方案中所用的CPU、功率開關(guān)管(NM0S和PM0S)、采樣模塊、延遲線檢測模塊、信號發(fā)生器、D觸發(fā)器D0、與門AND2、或門0R2、DAC、時鐘計數(shù)、錯誤計數(shù)、數(shù)字比較器Digital_cmp、校正算法、環(huán)路控制模塊以及驅(qū)動及死區(qū)控制部分均可以集成在同一個芯片中。
[0055]本方案中的延遲線檢測模塊的基本延遲單元可以由或非門構(gòu)成，也可以由其它基本邏輯門構(gòu)成，也可以由基本邏輯門和電容結(jié)合構(gòu)成。
[0056]本方案中的自適應(yīng)電壓調(diào)節(jié)器適用于各種開關(guān)電源拓?fù)?，包括隔離式、非隔離式、Boost、Buck、Buck-Boost> Flyback、Forward、Cuk 等電路。
【權(quán)利要求】
1.一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法，其特征在于，包括以下步驟: a.根據(jù)負(fù)載的工作頻率，設(shè)置輸出電壓目標(biāo)值； b.啟動電壓粗調(diào)環(huán)路對基準(zhǔn)電壓進(jìn)行粗調(diào)，所述粗調(diào)環(huán)路對基準(zhǔn)電壓以較大間隔值進(jìn)行快速調(diào)節(jié)，并實(shí)時對電壓調(diào)節(jié)器的輸出電壓進(jìn)行采樣，通過比較器判斷電壓采樣值是否達(dá)到預(yù)設(shè)的粗調(diào)目標(biāo)電壓范圍，若是，則進(jìn)入步驟C，若否，則重復(fù)步驟b ; c.啟動電壓精調(diào)環(huán)路對基準(zhǔn)電壓進(jìn)行精調(diào)，所述精調(diào)環(huán)路對基準(zhǔn)電壓以較小間隔值進(jìn)行高精度調(diào)節(jié)，使自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓穩(wěn)定在輸出電壓目標(biāo)值。
2.根據(jù)權(quán)利要求1所述的一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法，其特征在于，所述粗調(diào)的具體方法為: 通過對負(fù)載的預(yù)估算以及設(shè)定的頻率電壓關(guān)系，給數(shù)字模擬轉(zhuǎn)換器初始控制碼以產(chǎn)生初始基準(zhǔn)電壓，利用該基準(zhǔn)電壓通過反饋環(huán)路對自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓進(jìn)行調(diào)節(jié)。
3.根據(jù)權(quán)利要求1或2所述的一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)方法，其特征在于，所述精調(diào)的具體方法為: 通過信號發(fā)生器接收來自根據(jù)頻率電壓關(guān)系產(chǎn)生的控制碼，并產(chǎn)生振蕩信號，將該振蕩信號同時供給時鐘計數(shù)模塊和延遲線檢測模塊，時鐘計數(shù)模塊用于統(tǒng)計在一定時間內(nèi)信號發(fā)生器產(chǎn)生頻率信號的周期個數(shù)； 振蕩信號通過延遲線檢測模塊后的延遲信號作為使能信號對高電平計數(shù)，并通過錯誤計數(shù)模塊統(tǒng)計該計數(shù)結(jié)果； 通過數(shù)字比較器模塊比較時鐘計數(shù)模塊和錯誤計數(shù)模塊的統(tǒng)計結(jié)果，并將比較的結(jié)果通過校正模塊產(chǎn)生相應(yīng)的新的控制字，利用新的控制字來精確調(diào)節(jié)數(shù)字模擬轉(zhuǎn)換器的輸出電壓。
4.一種雙環(huán)控制自適應(yīng)電壓調(diào)節(jié)裝置，包括自適應(yīng)電壓調(diào)節(jié)電路，其特征在于，還包括粗調(diào)環(huán)路、精調(diào)環(huán)路、頻率電壓查找模塊、D觸發(fā)器、第一比較器、第二比較器、延遲單元、邏輯或門和邏輯與門，所述粗調(diào)環(huán)路包括采樣電路、數(shù)字模擬轉(zhuǎn)換器、環(huán)路控制模塊和驅(qū)動及死區(qū)控制模塊，所述精調(diào)環(huán)路包括信號發(fā)生器、延遲線檢測模塊、時鐘計數(shù)模塊、錯誤計數(shù)模塊、數(shù)字比較器和校正模塊； 采樣電路連接自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓、環(huán)路控制模塊、第一比較器的反向輸入端和第二比較器的同向輸入端，第一比較器和第二比較器的輸出端分別連接邏輯與門的兩個輸入端； 數(shù)字模擬轉(zhuǎn)換器分別與頻率電壓查找模塊、校正模塊和環(huán)路控制模塊連接，驅(qū)動及死區(qū)控制模塊連接自適應(yīng)電壓調(diào)節(jié)電路和環(huán)路控制模塊； 校正模塊連接D觸發(fā)器的輸出端、邏輯與門的輸出端、數(shù)字比較器和數(shù)字模擬轉(zhuǎn)換器； 數(shù)字比較器連接外部時鐘信號、錯誤計數(shù)模塊、時鐘計數(shù)模塊和校正模塊； 延遲單元連接外部時鐘信號和邏輯或門的一個輸入端，邏輯或門的另一個輸入端連接D觸發(fā)器的輸出端、輸出端連接時鐘計數(shù)模塊和錯誤計數(shù)模塊； 延遲線檢測模塊連接自適應(yīng)電壓調(diào)節(jié)電路的輸出電壓、錯誤計數(shù)模塊和信號發(fā)生器，信號發(fā)生器與頻率電壓查找模塊和時鐘計數(shù)模塊連接。
【文檔編號】G05F1/618GK103576734SQ201310494847
【公開日】2014年2月12日 申請日期:2013年10月21日 優(yōu)先權(quán)日:2013年10月21日
【發(fā)明者】羅萍, 彭宣霖, 李航標(biāo), 付松林, 劉磊, 甄少偉, 張波 申請人:電子科技大學(xué)