一種基于fpga的多路信號同步采樣控制電路的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA的多路信號同步采樣控制電路,至少包括多路信號采樣接口電路、晶振電路、FPGA芯片和微處理器;FPGA芯片至少包括多路信號采樣并行處理模塊、同步鎖存模塊、輸出控制模塊、地址譯碼模塊和同步鎖存信號產(chǎn)生模塊;同步鎖存信號產(chǎn)生模塊輸出的同步鎖存信號SYNL控制同步鎖存模塊將多路信號采樣并行處理模塊輸出的多路數(shù)據(jù)同步鎖存,使多路信號采樣并行處理模塊輸出的同一個時刻的多路數(shù)據(jù)保持不變,保證了微處理器從FPGA芯片中逐一讀取的各路數(shù)據(jù)之間的同步性。本發(fā)明適用于要求多路信號同步采樣的控制系統(tǒng),尤其適用于多路脈沖信號或多路數(shù)字信號的同步采樣的控制系統(tǒng),靈活方便,實用性強。
【專利說明】—種基于FPGA的多路信號同步采樣控制電路
【技術(shù)領域】
[0001]本發(fā)明涉及信號采集及傳輸【技術(shù)領域】,具體涉及一種基于FPGA的多路信號同步采樣控制電路。
【背景技術(shù)】
[0002]現(xiàn)代控制系統(tǒng)中,信號采集系統(tǒng)已經(jīng)廣泛地應用于電子測量、通信、雷達、航空航天、工業(yè)控制等領域。信號可以分為模擬信號和數(shù)字信號。對模擬信號的采集,需要使用模擬數(shù)字轉(zhuǎn)換器(ADC)進行采集?,F(xiàn)有技術(shù)中,對多路模擬信號同步采樣進行了大量研究。中國專利文獻號 ZL200810240063.9、ZL201010577253.7、ZL201310087071.5、ZL200720311326.1等都只是對多路模擬信號如何同步采樣進行了發(fā)明設計,但對與一些非模擬信號的數(shù)字脈沖信號卻不能像模擬信號那樣使用ADC進行多路信號的同步采樣。例如,在數(shù)控系統(tǒng)和光刻機系統(tǒng)中,為使系統(tǒng)獲得更精確的定位精度和同步精度,除需要對各運動軸進行同步控制外,還需要同步實時地檢測安裝在每個運動軸上的傳感器信號以獲得每個運動軸的同一時刻的位置、速度或角度等信息,但是安裝在運動軸上的傳感器輸出的信號不屬于模擬信號,而是數(shù)字脈沖信號。所以有必要設計一種同步采樣裝置或同步采樣控制電路,對多路非模擬信號進行同步采樣。
【發(fā)明內(nèi)容】
[0003]本發(fā)明目的是為了解決多路非模擬信號的同步采樣問題,從而提出了一種基于FPGA的多路信號同步采樣控制電路。
[0004]本發(fā)明的技術(shù)方案概述如下:
[0005]一種基于FPGA的多路信號同步采樣控制電路(如圖1所示),至少包括多路信號采樣接口電路1、晶振電路2、FPGA芯片3和微處理4,其特征在于:所述FPGA芯片3至少包括多路信號采樣并行處理模塊31、同步鎖存模塊32、輸出控制模塊33、地址譯碼模塊34和同步鎖存信號產(chǎn)生模塊35。
[0006]所述多路信號采樣并行處理模塊31的輸入端與多路信號采樣接口電路I的輸出端相連;所述多路信號采樣并行處理模塊31的輸出端與同步鎖存模塊32的輸入端相連;所述同步鎖存模塊32的輸出端與輸出控制模塊33的輸入端相連;所述多路信號采樣并行處理模塊31輸出的數(shù)據(jù)Clpd2,…,dn輸入到同步鎖存模塊32 ;所述同步鎖存模塊32輸出的數(shù)據(jù)Sdpsd2,…,Sdn輸入到輸出控制模塊33 ;所述同步鎖存模塊32輸出的數(shù)據(jù)路數(shù)與多路信號采樣并行處理模塊31輸出的數(shù)據(jù)路數(shù)相等,即數(shù)據(jù)Cln和數(shù)據(jù)Sdn中的下標η相等,η為正整數(shù)且η≥2。
[0007]所述FPGA芯片3的地址譯碼模塊34的輸出端分別與輸出控制模塊33的輸入端和同步鎖存信號產(chǎn)生模塊35的輸入端相連;所述地址譯碼模塊34輸出的譯碼信號&1,&2,…,an輸入到輸出控制模塊33,所述地址譯碼模塊34輸出的控制信號CTL和同步信號SYN2輸入到同步鎖存信號產(chǎn)生模塊35。所述地址譯碼模塊34輸出的譯碼信號個數(shù)與同步鎖存模塊32輸出的數(shù)據(jù)路數(shù)相等,即譯碼信號Bn、數(shù)據(jù)dn和數(shù)據(jù)Sdn中的下標η相等,η為正整數(shù)且η>2。所述地址譯碼模塊34輸出的譯碼信號a1;a2,…,an與同步鎖存模塊32輸出的數(shù)據(jù)Sd1, Sd2,…,Sdn 一一對應,即下標相同的譯碼信號an與數(shù)據(jù)Sdn相對應;當譯碼信號an有效時,微處理器4從輸出控制模塊33中讀取數(shù)據(jù)sdn。
[0008]所述微處理4通過數(shù)據(jù)總線和讀控制信號與FPGA芯片3的輸出控制模塊33相連;所述微處理4通過地址總線與FPGA芯片3的地址譯碼模塊34相連;所述微處理4通過數(shù)據(jù)總線、讀控制信號、寫控制信號、同步信號SYN3和輸出保持信號HOLD與FPGA芯片3的同步鎖存信號產(chǎn)生模塊35相連; [0009]所述晶振電路2輸出的時鐘信號clock分別輸入到FPGA芯片3的多路信號米樣并行處理模塊31、同步鎖存模塊32和同步鎖存信號產(chǎn)生模塊35。
[0010]所述同步鎖存信號產(chǎn)生模塊35輸出的同步鎖存信號SYNL輸入到同步鎖存模塊32 ;所述同步鎖存信號SYNL控制同步鎖存模塊32將多路信號采樣并行處理模塊31輸出的同一時刻的數(shù)據(jù)屯,d2,…,dn同步鎖存為同步鎖存模塊32輸出的數(shù)據(jù)Sd1, sd2,…,sdn。
[0011]所述同步鎖存信號產(chǎn)生模塊35(如圖2所示)至少包括與非門、與門、或門、控制寄存器、分頻器、邏輯處理單元、同步器和延時器;所述與非門的一個輸入端與微處理4輸出的讀控制信號相連,所述與非門的另一個輸入端與微處理4輸出的寫控制信號相連;所述與門的一個輸入端和與非門的輸出端相連,所述與門的另一個輸入端與地址譯碼模塊34輸出的控制信號CTL相連;所述控制寄存器的輸入端EN和與門的輸出端相連;所述控制寄存器的輸入端D與微處理4輸出的數(shù)據(jù)總線相連;所述分頻器的輸入端D與控制寄存器的輸出端Q相連;所述邏輯處理單元的輸入端D與地址譯碼模塊34輸出的同步信號SYN2相連;所述同步器的輸入端D與微處理4輸出的同步信號SYN3相連;所述或門的輸入端分別與分頻器輸出的同步信號SYN1、邏輯處理單元的輸出端和同步器的輸出端相連;所述延時器的輸入端D和或門的輸出端相連;所述晶振電路2輸出的時鐘信號clock分別與控制器的輸入端Clk、分頻器的輸入端Clk、邏輯處理單元的輸入端Clk、同步器的輸入端Clk和延時器的輸入端Clk相連;所述或門輸出端輸出的信號為所述同步鎖存信號SYNL ;所述延時器輸出端輸出的信號為所述輸出保持信號HOLD ο所述輸出保持信號HOLD有效時,表明同步鎖存信號SYNL已經(jīng)控制FPGA芯片3的同步鎖存模塊32將多路信號采樣并行處理模塊31輸出的同一時刻的數(shù)據(jù)Clpd2,…,dn同步鎖存為同步鎖存模塊32輸出的數(shù)據(jù)Sd1, Sd2,…,s dn ο
[0012]所述同步鎖存模塊32(如圖3所示)包括兩個鎖存器或兩個以上鎖存器;所述鎖存器的個數(shù)與多路信號采樣并行處理模塊31輸出的數(shù)據(jù)路數(shù)相等;每個鎖存器的輸入端Clk與晶振電路2輸出的時鐘信號clock相連;每個鎖存器的鎖存控制端Clk-EN與同步鎖存信號產(chǎn)生模塊35輸出的同步鎖存信號SYNL相連;每個鎖存器的輸入端D與多路信號采樣并行處理模塊31輸出的數(shù)據(jù)相連,每個鎖存器的輸出端Q輸出的數(shù)據(jù)與輸出控制模塊33的輸入端相連。
[0013]所述同步鎖存信號產(chǎn)生模塊35輸出的同步鎖存信號SYNL產(chǎn)生方式有三種:第一種方式是所述同步鎖存信號產(chǎn)生模塊35的分頻器根據(jù)控制寄存器輸出的分頻系數(shù)K對晶振電路2輸出的時鐘信號clock進行K分頻,分頻器輸出的同步信號SYNl即為時鐘信號clock的K分頻信號,同步信號SYNl經(jīng)過或門后輸出同步鎖存信號SYNL ;第二種方式是所述地址譯碼模塊34輸出的同步信號SYN2輸入到同步鎖存信號產(chǎn)生模塊35的邏輯處理單元,邏輯處理單元輸出端輸出的信號經(jīng)過或門后輸出同步鎖存信號SYNL ;第三種方式是所述微處理器4輸出的同步信號SYN3輸入到同步鎖存信號產(chǎn)生模塊35的同步器,同步器輸出端輸出的信號經(jīng)過或門后輸出同步鎖存信號SYNL ;當所述分頻系數(shù)K等于零時,第一種方式不起作用;當所述同步信號SYN2 —直為低電平時,所述第二種方式不起作用;當所述同步信號SYN3為低電平時,所述第三種方式不起作用。
[0014]當需要對多路信號采樣并行處理模塊31輸出的數(shù)據(jù)Cl1, d2,…,dn進行同步采樣時,所述微處理器4選擇同步鎖存信號SYNL產(chǎn)生方式的其中一種方式使FPGA芯片3的同步鎖存信號產(chǎn)生模塊35產(chǎn)生同步鎖存信號SYNL,當FPGA芯片3的同步鎖存信號產(chǎn)生模塊35輸出的輸出保持信號HOLD有效時,表明同步鎖存信號SYNL已經(jīng)控制FPGA芯片3的同步鎖存模塊32將多路信號米樣并行處理模塊31輸出的同一時刻的數(shù)據(jù)(Ipd2,..., dn同步鎖存為同步鎖存模塊32輸出的數(shù)據(jù)Sd1, sd2,…,Sdn,這時微處理器4可以通過數(shù)據(jù)總線、地址總線和讀控制信號從FPGA芯片3的輸出控制模塊33逐一讀取數(shù)據(jù)Sd1, sd2,…,sdn ;微處理器4逐一讀取數(shù)據(jù)過程中,F(xiàn)PGA芯片3的同步鎖存模塊32輸出的數(shù)據(jù)Sd1, sd2,…,sdn保持不變,即表明微處理器4讀取到的多路數(shù)據(jù)是同一時刻的數(shù)據(jù),從而達到同步采樣多路信號的目的。
[0015]當不需要對多路信號采樣并行處理模塊31輸出的數(shù)據(jù)Cl1, d2,…,dn進行同步采樣時,所示微處理器4可以通過數(shù)據(jù)總線、地址總線和寫控制信號向FPGA芯片3的同步鎖存信號產(chǎn)生模塊35的控制寄存器寫入零,使控制寄存器輸出的分頻系數(shù)K等于零,同時微處理器4也使同步信號SYN2和同步信號SYN3 —直處于低電平狀態(tài),從而使同步鎖存信號SYNL產(chǎn)生方式都不起作用,這時同步鎖存信號SYNL控制同步鎖存模塊32不鎖存多路信號采樣并行處理模塊31輸出的數(shù)據(jù)屯,d2,…,dn,所以微處理器4通過數(shù)據(jù)總線、地址總線和讀控制信號從FPGA芯片3的輸出控制模塊33逐一讀取數(shù)據(jù)Sd1, sd2,…,sdn是不同步的。
[0016]本發(fā)明提供一種基于FPGA的多路信號同步采樣控制電路,通過FPGA芯片3的同步鎖存信號產(chǎn)生模塊35產(chǎn)生的同步鎖存信號SYNL對多路信號采樣并行處理模塊31輸出的多路數(shù)據(jù)進行同步鎖存處理后,由微處理4從FPGA芯片中逐一讀取,從而實現(xiàn)多路非模擬信號的同步采樣控制。本發(fā)明可以提供三種同步鎖存信號SYNL的產(chǎn)生方式,并可以實現(xiàn)同步采樣與非同步采樣的切換,靈活方便,實用性強。
【專利附圖】
【附圖說明】
[0017]圖1是一種基于FPGA的多路信號同步采樣控制電路的技術(shù)方案總體框圖
[0018]圖2是本發(fā)明的同步鎖存信號產(chǎn)生模塊的技術(shù)方案圖和實施例圖
[0019]圖3是本發(fā)明的同步鎖存模塊的技術(shù)方案圖
[0020]圖4是一種基于FPGA的多路信號同步采樣控制電路的一個具體實施例圖
[0021]圖5是本發(fā)明的同步鎖存模塊的一個具體實施例圖
【具體實施方式】
[0022]下面結(jié)合附圖對本發(fā)明作進一步描述。[0023]如圖1所示是一種基于FPGA的多路信號同步采樣控制電路的技術(shù)方案總體框圖,多路信號采樣接口電路I輸入的信號路數(shù)可為大于2路或等于2路的任意數(shù)字脈沖信號。以多路信號采樣接口電路I輸入的信號路數(shù)為三路數(shù)字脈沖信號時為例,設計如圖4所示的一種基于FPGA的多路信號同步采樣控制電路的一個具體實施例,該控制電路至少包括三路信號采樣接口電路1、晶振電路2、FPGA芯片3和微處理4 ;所述FPGA芯片3至少包括三路信號采樣并行處理模塊31、同步鎖存模塊32、輸出控制模塊33、地址譯碼模塊34和同步鎖存信號產(chǎn)生模塊35。
[0024]如圖2所示,為同步鎖存信號產(chǎn)生模塊35的實施例圖,它至少包括與非門、與門、或門、控制寄存器、分頻器、邏輯處理單元、同步器和延時器;所述與非門的一個輸入端與微處理4輸出的讀控制信號相連,所述與非門的另一個輸入端與微處理4輸出的寫控制信號相連;所述與門的一個輸入端和與非門的輸出端相連,所述與門的另一個輸入端與地址譯碼模塊34輸出的控制信號CTL相連;所述控制寄存器的輸入端EN和與門的輸出端相連;所述控制寄存器的輸入端D與微處理4輸出的數(shù)據(jù)總線相連;所述分頻器的輸入端D與控制寄存器的輸出端Q相連;所述邏輯處理單元的輸入端D與地址譯碼模塊34輸出的同步信號SYN2相連;所述同步器的輸入端D與微處理4輸出的同步信號SYN3相連;所述或門的輸入端分別與分頻器輸出的同步信號SYN1、邏輯處理單元的輸出端和同步器的輸出端相連;所述延時器的輸入端D和或門的輸出端相連;所述晶振電路2輸出的時鐘信號clock分別與控制器的輸入端Clk、分頻器的輸入端Clk、邏輯處理單元的輸入端Clk、同步器的輸入端Clk和延時器的輸入端Clk相連;所述或門輸出端輸出的信號為所述同步鎖存信號SYNL ;所述延時器輸出端輸出的信號為所述輸出保持信號HOLD。
[0025]圖3所示是本發(fā)明的FPGA芯片3的同步鎖存模塊的技術(shù)方案圖,所述同步鎖存模塊32包括兩個鎖存器或兩個以上鎖存器;所述鎖存器的個數(shù)與多路信號采樣并行處理模塊31輸出的數(shù)據(jù)路數(shù)η (η為正整數(shù)且η≤2)相等。結(jié)合圖4的具體實施例和圖3的技術(shù)方案圖,當η等于3時,設計如圖5所示的FPGA芯片3的同步鎖存模塊32的一個具體實施例,它包括三個鎖存器,每個鎖存器的輸入端Clk與晶振電路2輸出的時鐘信號clock相連;每個鎖存器的鎖存控制端 Clk-EN與同步鎖存信號產(chǎn)生模塊35輸出的同步鎖存信號SYNL相連;每個鎖存器的輸入端D與多路信號采樣并行處理模塊31輸出的數(shù)據(jù)相連,每個鎖存器的輸出端Q輸出的數(shù)據(jù)與輸出控制模塊33的輸入端相連。
[0026]在圖4中,所述三路信號采樣接口電路I是三個光電式編碼器輸出信號的采樣接口電路,每個光電式編碼器輸出的信號經(jīng)過三路信號采樣接口電路I后輸入到FPGA芯片3的三路信號采樣并行處理模塊31,三路信號采樣并行處理模塊31對每一路光電式編碼器輸出信號信號進行并行處理并輸出三路數(shù)據(jù)屯,d2,d3 ;三路數(shù)據(jù)屯,d2,d3輸入到同步鎖存模塊32 ;同步鎖存信號產(chǎn)生模塊35輸出的同步鎖存信號SYNL控制同步鎖存模塊32輸出的數(shù)據(jù)Sd1, sd2, sd3輸入到輸出控制邏輯34。
[0027]當需要對三路信號采樣并行處理模塊31輸出的數(shù)據(jù)dl,d2,d3進行同步采樣時,所述微處理器4選擇同步鎖存信號SYNL產(chǎn)生方式的其中一種方式使FPGA芯片3的同步鎖存信號產(chǎn)生模塊35產(chǎn)生同步鎖存信號SYNL,當FPGA芯片3的同步鎖存信號產(chǎn)生模塊35輸出的輸出保持信號HOLD有效時,表明同步鎖存信號SYNL已經(jīng)控制FPGA芯片3的同步鎖存模塊32將三路信號采樣并行處理模塊31輸出的同一時刻的數(shù)據(jù)Cl1, d2,d3同步鎖存為同步鎖存模塊32輸出的數(shù)據(jù)Sd1, sd2, Sd3,這時微處理器4可以通過數(shù)據(jù)總線、地址總線和讀控制信號從FPGA芯片3的輸出控制模塊33逐一讀取數(shù)據(jù)Sd1, sd2, sd3 ;微處理器4逐一讀取數(shù)據(jù)過程中,F(xiàn)PGA芯片3的同步鎖存模塊32輸出的數(shù)據(jù)Sd1, sd2, sd3保持不變,即表明微處理器4讀取到的三路數(shù)據(jù)是同一時刻的數(shù)據(jù),從而達到同步采樣多路信號的目的。
[0028]當不需要對三路信號采樣并行處理模塊31輸出的數(shù)據(jù)Cl1, d2,d3進行同步采樣時,所示微處理器4可以通過數(shù)據(jù)總線、地址總線和寫控制信號向FPGA芯片3的同步鎖存信號產(chǎn)生模塊35的控制寄存器寫入零,使控制寄存器輸出的分頻系數(shù)K等于零,同時微處理器4也使同步信號SYN2和同步信號SYN3 —直處于低電平狀態(tài),從而使同步鎖存信號SYNL產(chǎn)生方式都不起作用,這時同步鎖存信號SYNL控制同步鎖存模塊32不鎖存三路信號采樣并行處理模塊31輸出的數(shù)據(jù)屯,d2,d3,所以微處理器4通過數(shù)據(jù)總線、地址總線和讀控制信號從FPGA芯片3的輸出控制模塊33逐一讀取數(shù)據(jù)Sd1, sd2, sd3是不同步的。
[0029]在此說明書中,應當指出,以上實施例僅是本發(fā)明的一個具體例子。顯然,本發(fā)明不局限于上述具體實施例,還可以做出各種修改、變換和變形。因此,說明書和附圖應被認為是說明性的而非限制性的。凡是依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾,均應認為屬于本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種基于FPGA的多路信號同步采樣控制電路,至少包括多路信號采樣接口電路(I)、晶振電路⑵、FPGA芯片(3)和微處理(4),其特征在于:所述FPGA芯片(3)至少包括多路信號采樣并行處理模塊(31)、同步鎖存模塊(32)、輸出控制模塊(33)、地址譯碼模塊(34)和同步鎖存信號產(chǎn)生模塊(35)。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述多路信號采樣并行處理模塊(31)的輸入端與多路信號采樣接口電路(I)的輸出端相連;所述多路信號采樣并行處理模塊(31)的輸出端與同步鎖存模塊(32)的輸入端相連;所述同步鎖存模塊(32)的輸出端與輸出控制模塊(33)的輸入端相連;所述多路信號采樣并行處理模塊(31)輸出的數(shù)據(jù)屯,d2,…,dn輸入到同步鎖存模塊(32);所述同步鎖存模塊(32)輸出的數(shù)據(jù)Sd1, sd2,..., sdn輸入到輸出控制模塊(33)。
3.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述FPGA芯片(3)的地址譯碼模塊(34)的輸出端分別與輸出控制模塊(33)的輸入端和同步鎖存信號產(chǎn)生模塊(35)的輸入端相連;所述地址譯碼模塊(34)輸出的譯碼信號a1;a2,…,an輸入到輸出控制模塊(33),所述地址譯碼模塊(34)輸出的控制信號CTL和同步信號SYN2輸入到同步鎖存信號產(chǎn)生模塊(35)。
4.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述微處理⑷通過數(shù)據(jù)總線和讀控制信號與FPGA芯片(3)的輸出控制模塊(33)相連;所述微處理(4)通過地址總線與FPGA芯片(3)的地址譯碼模塊(34)相連;所述微處理(4)通過數(shù)據(jù)總線、讀控制信號、寫控制信號、同步信號SYN3和輸出保持信號HOLD與FPGA芯片(3)的同步鎖存信號產(chǎn)生模塊(35)相連。
5.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述晶振電路⑵輸出的時鐘信號clock分別輸入到FPGA芯片(3)的多路信號采樣并行處理模塊(31)、同步鎖存模塊(32)和同步鎖存信號產(chǎn)生模塊(35)。
6.根據(jù)權(quán)利要求1或2所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述同步鎖存信號產(chǎn)生模塊(35)輸出的同步鎖存信號SYNL輸入到同步鎖存模塊(32);所述同步鎖存信號SYNL控制同步鎖存模塊(32)將多路信號采樣并行處理模塊(31)輸出的數(shù)據(jù)屯,d2,…,dn同步鎖存為同步鎖存模塊(32)輸出的數(shù)據(jù)Sd1, sd2,…,sdn。
7.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述同步鎖存信號產(chǎn)生模塊(35)至少包括與非門、與門、或門、控制寄存器、分頻器、邏輯處理單元、同步器和延時器;所述與非門的一個輸入端與微處理(4)輸出的讀控制信號相連,所述與非門的另一個輸入端與微處理(4)輸出的寫控制信號相連;所述與門的一個輸入端和與非門的輸出端相連,所述與門的另一個輸入端與地址譯碼模塊(34)輸出的控制信號CTL相連;所述控制寄存器的輸入端EN和與門的輸出端相連;所述控制寄存器的輸入端D與微處理(4)輸出的數(shù)據(jù)總線相連;所述分頻器的輸入端D與控制寄存器的輸出端Q相連;所述邏輯處理單元的輸入端D與地址譯碼模塊(34)輸出的同步信號SYN2相連;所述同步器的輸入端D與微處理(4)輸出的同步信號SYN3相連;所述或門的輸入端分別與分頻器輸出的同步信號SYN1、邏輯處理單元的輸出端和同步器的輸出端相連;所述延時器的輸入端D和或門的輸出端相連;所述晶振電路(2)輸出的時鐘信號clock分別與控制器的輸入端Clk、分頻器的輸入端Clk、邏輯處理單元的輸入端Clk、同步器的輸入端Clk和延時器的輸入端Clk相連;所述或門輸出端輸出的信號為所述同步鎖存信號SYNL ;所述延時器輸出端輸出的信號為所述輸出保持信號HOLD。
8.根據(jù)權(quán)利要求1所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述同步鎖存模塊(32)包括兩個鎖存器或兩個以上鎖存器;所述鎖存器的個數(shù)與多路信號采樣并行處理模塊(31)輸出的數(shù)據(jù)路數(shù)相等;每個鎖存器的輸入端Clk與晶振電路(2)輸出的時鐘信號clock相連;每個鎖存器的鎖存控制端Clk-EN與同步鎖存信號產(chǎn)生模塊(35)輸出的同步鎖存信號SYNL相連;每個鎖存器的輸入端D與多路信號采樣并行處理模塊(31)輸出的數(shù)據(jù)相連,每個鎖存器的輸出端Q輸出的數(shù)據(jù)與輸出控制模塊(33)的輸入端相連。
9.根據(jù)權(quán)利要求6或7所述的一種基于FPGA的多路信號同步采樣控制電路,其特征在于:所述同步鎖存信號產(chǎn)生模塊(35)輸出的同步鎖存信號SYNL產(chǎn)生方式有三種:第一種方式是所述同步鎖存信號產(chǎn)生模塊(35)的分頻器根據(jù)控制寄存器輸出的分頻系數(shù)K對晶振電路(2)輸出的時鐘信號clock進行K分頻,分頻器輸出的同步信號SYNl即為時鐘信號clock的K分頻信號,同步信號SYNl經(jīng)過或門后輸出同步鎖存信號SYNL ;第二種方式是所述地址譯碼模塊(34)輸出的同步信號SYN2輸入到同步鎖存信號產(chǎn)生模塊(35)的邏輯處理單元,邏輯處理單元輸出端輸出的信號經(jīng)過或門后輸出同步鎖存信號SYNL ;第三種方式是所述微處理器(4)輸出的同步信號SYN3輸入到同步鎖存信號產(chǎn)生模塊(35)的同步器,同步器輸出端輸出的信號經(jīng)過或門后輸出同步鎖存信號SYNL ;當所述分頻系數(shù)K等于零時,第一種方式不起作用;當所述同步信號SYN2 —直為低電平時,所述第二種方式不起作用;當所述同步信號SYN3為低電平時,所述第三種方式不起作用。
【文檔編號】G05B19/042GK103592881SQ201310613715
【公開日】2014年2月19日 申請日期:2013年11月28日 優(yōu)先權(quán)日:2013年11月28日
【發(fā)明者】潘海鴻, 韋慶情, 陳琳, 黃炳瓊 申請人:廣西大學