專利名稱：一種帶隙基準電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路技術(shù)，尤其涉及到帶隙基準電路。
背景技術(shù)：
在集成電路中，帶隙基準電路是很重要的單元，其作用越來越明顯。
發(fā)明內(nèi)容本實用新型旨在解決現(xiàn)有技術(shù)的不足，提供一種高精度和高穩(wěn)定度的帶隙基準電路。帶隙基準電路，包括帶隙電路、反饋輸出電路和啟動電路:所述帶隙電路產(chǎn)生隨溫度變化很小的基準電壓；所述反饋輸出電路是對所述帶隙電路進行頻率響應補償并輸出基準電壓；所述啟動電路是對所述帶隙電路提供啟動電流。所述帶隙電路包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一NPN管、第二 NPN管、第一電阻、第二電阻、第一電容、第一 NMOS管和第二 NMOS管:所述第一 PMOS管的柵極接所述第二 PMOS管的漏極和所述第一 NPN管的集電極，漏極接所述第一 NMOS管的漏極和柵極，源極接電源；所述第二 PMOS管的柵極接所述第三PMOS管的柵極和所述第一 PMOS管的柵極和所述第一 NPN管的集電極，漏極接所述第三PMOS管的柵極和所述第一 PMOS管的柵極，源極接電源；所述第三PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 PMOS管的柵極和所述第一 NPN管的集電極，漏極接所述第四PMOS管的柵極和所述第二 NPN管的集電極，源極接電源；所述第四PMOS管的柵極接所述第三PMOS管的漏極和所述第二 NPN管的集電極，漏極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第一電容的一端，源極接電源；所述第一 NPN管的基極接所述第二 NPN管的基極和所述第四PMOS管的漏極，集電極接所述第一 PMOS管的柵極和所述第二 PMOS管的柵極和漏極，發(fā)射極接所述第一電阻的一端和所述第二電阻的一端；所述第二 NPN管的基極接所述第一 NPN管的基極和所述第四PMOS管的漏極和所述第一電容的一端，集電極接所述第三PMOS管的漏極和所述第四PMOS管的柵極，發(fā)射極接所述第一電阻的一端；所述第一電阻的一端接所述第二 NPN管的一端，另一端接所述第二電阻的一端和所述第一 NPN管的發(fā)射極；所述第二電阻的一端接所述第一電阻的一端和所述第一 NPN管的發(fā)射極，另一端接地；[0017]所述第一電容的一端接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極，另一端接地；所述第一 NMOS管的柵極接所述第一 PMOS管的漏極和所述第二 NMOS管的柵極，漏極接所述第一 PMOS管的漏極和所述第二 NMOS管的柵極，源極接地；所述第二 NMOS管的柵極接所述第一 PMOS管的漏極和所述第一 NMOS管的柵極，漏極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極，源極接地。所述反饋輸出電路包括第三NMOS管、第四NMOS管、第三NPN管、第四NPN管、第三電阻和第二電容: 所述第三NMOS管的柵極接所述第一 NMOS管的柵極和所述第二 NMOS管的柵極，漏極接所述第四NMOS管的源極和所述第三NPN管的發(fā)射極，源極接地；所述第四NMOS管的柵極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極，漏極接電源，源極接所述第三NPN管的發(fā)射極和所述第三NMOS管的漏極；所述第三NPN管的基極接所述第四NPN管的基極，集電極接電源，發(fā)射極接所述第四NMOS管的源極和所述第三NMOS管的漏極；所述第四NPN管的基極接所述第三NPN管的基極，集電極接電源，發(fā)射極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極和所述第二 NMOS管的漏極和所述第三電阻的一端；所述第三電阻的一端接所述第四NPN管的發(fā)射極和所述第一NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極和所述第二 NMOS管的漏極，另一端接所述第
二電容的一端；所述第二電容的一端接所述第三電阻的一端，另一端接地。所述啟動電路包括第四電阻、第五NPN管和第六NPN管:所述第四電阻的一端接電源，另一端接所述第五NPN管的集電極和基極和所述第三NPN管的基極和所述第四NPN管的基極；所述第五NPN管的基極接所述第三NPN管的基極和所述第四NPN管的基極和所述第四電阻的一端，集電極接接所述第三NPN管的基極和所述第四NPN管的基極和所述第四電阻的一端，發(fā)射極接所述第六NPN管的基極和集電極；所述第六NPN管的基極和集電極接所述第五NPN管的發(fā)射極，發(fā)射極接地。 利用本實用新型提供的帶隙基準電路能廣生聞精度和聞穩(wěn)定度的基準電壓。

圖1為本實用新型的帶隙基準電路的電路圖。
具體實施方式
以下結(jié)合附圖對本實用新型內(nèi)容進一步說明。帶隙基準電路，如圖1所示，包括帶隙電路、反饋輸出電路和啟動電路:所述帶隙電路產(chǎn)生隨溫度變化很小的基準電壓；[0036]所述反饋輸出電路是對所述帶隙電路進行頻率響應補償并輸出基準電壓；所述啟動電路是對所述帶隙電路提供啟動電流。所述帶隙電路包括第一 PMOS管101、第二 PMOS管103、第三PMOS管104、第四PMOS管109、第一 NPN管105、第二 NPN管106、第一電阻107、第二電阻108、第一電容110、第一NMOS 管 102 和第二 NMOS 管 111:所述第一 PMOS管101的柵極接所述第二 PMOS管103的漏極和所述第一 NPN管105的集電極，漏極接所述第一 NMOS管102的漏極和柵極，源極接電源VCC ；所述第二 PMOS管103的柵極接所述第三PMOS管104的柵極和所述第一 PMOS管101的柵極和所述第一 NPN管105的集電極，漏極接所述第三PMOS管104的柵極和所述第
一PMOS管101的柵極，源極接電源VCC ；所述第三PMOS管104的柵極接所述第一 PMOS管101的柵極和所述第二 PMOS管103的柵極和所述第一 NPN管105的集電極，漏極接所述第四PMOS管109的柵極和所述第
二NPN管106的集電極，源極接電源VCC ；所述第四PMOS管109的柵極接所述第三PMOS管104的漏極和所述第二 NPN管106的集電極，漏極接所述第一 NPN管105的基極和所述第二 NPN管106的基極和所述第一電容110的一端，源極接電源VCC ；所述第一 NPN管105的基極接所述第二 NPN管106的基極和所述第四PMOS管109的漏極，集電極接所述第一 PMOS管101的柵極和所述第二 PMOS管103的柵極和漏極，發(fā)射極接所述第一電阻107的一端和所述第二電阻108的一端；所述第二 NPN管106的基極接所述第一 NPN管105的基極和所述第四PMOS管109的漏極和所述第一電容110的一端，集電極接所述第三PMOS管104的漏極和所述第四PMOS管109的柵極，發(fā)射極接所述第一電阻107的一端；所述第一電阻107的一端接所述第二 NPN管106的一端，另一端接所述第二電阻108的一端和所述第一 NPN管105的發(fā)射極；所述第二電阻108的一端接所述第一電阻107的一端和所述第一 NPN管105的發(fā)
射極，另一端接地；所述第一電容110的一端接所述第一 NPN管105的基極和所述第二 NPN管106的基極和所述第四PMOS管109的漏極，另一端接地；所述第一 NMOS管102的柵極接所述第一 PMOS管101的漏極和所述第二 NMOS管111的柵極，漏極接所述第一 PMOS管101的漏極和所述第二 NMOS管111的柵極，源極接地；所述第二 NMOS管111的柵極接所述第一 PMOS管101的漏極和所述第一 NMOS管102的柵極，漏極接所述第一 NPN管105的基極和所述第二 NPN管106的基極和所述第四PMOS管109的漏極，源極接地。所述反饋輸出電路包括第三NMOS管113、第四NMOS管112、第三NPN管114、第四NPN管115、第三電阻116和第二電容117:所述第三NMOS管113的柵極接所述第一 NMOS管102的柵極和所述第二 NMOS管111的柵極，漏極接所述第四NMOS管112的源極和所述第三NPN管114的發(fā)射極，源極接地；所述第四NMOS管112的柵極接所述第一 NPN管105的基極和所述第二 NPN管106的基極和所述第四PMOS管109的漏極，漏極接電源VCC，源極接所述第三NPN管114的發(fā)射極和所述第三NMOS管113的漏極；所述第三NPN管114的基極接所述第四NPN管115的基極，集電極接電源VCC，發(fā)射極接所述第四NMOS管112的源極和所述第三NMOS管113的漏極；所述第四NPN管115的基極接所述第三NPN管114的基極，集電極接電源VCC，發(fā)射極接所述第一 NPN管105的基極和所述第二 NPN管106的基極和所述第四PMOS管109的漏極和所述第二 NMOS管111的漏極和所述第三電阻116的一端；所述第三電阻116的一端接所述第四NPN管115的發(fā)射極和所述第一 NPN管105的基極和所述第二 NPN管106的基極和所述第四PMOS管109的漏極和所述第二 NMOS管111的漏極，另一端接所述第二電容117的一端；所述第二電容117的一端接所述第三電阻116的一端，另一端接地。所述啟動電路包括第四電阻118、第五NPN管119和第六NPN管120:所述第四電阻118的一端接電源，另一端接所述第五NPN管119的集電極和基極和所述第三NPN管114的基極和所述第四NPN管115的基極；所述第五NPN管119的基極接所述第三NPN管114的基極和所述第四NPN管115的基極和所述第四電阻118的一端，集電極接接所述第三NPN管114的基極和所述第四NPN管115的基極和所述第四電阻118的一端，發(fā)射極接所述第六NPN管120的基極和集電極；所述第六NPN管120的基極和集電極接所述第五NPN管119的發(fā)射極，發(fā)射極接地。本實用新型公開了一種帶隙基準電路，并且參照附圖描述了本實用新型的具體實施方式
和效果。應該理解到的是:上述實施例只是對本實用新型的說明，而不是對本實用新型的限制，任何不超出本實用新型實質(zhì)精神范圍內(nèi)的實用新型創(chuàng)造，均落入本實用新型保護范圍之內(nèi)。
權(quán)利要求1.帶隙基準電路，其特征在于包括帶隙電路、反饋輸出電路和啟動電路: 所述帶隙電路產(chǎn)生隨溫度變化很小的基準電壓； 所述反饋輸出電路是對所述帶隙電路進行頻率響應補償并輸出基準電壓； 所述啟動電路是對所述帶隙電路提供啟動電流。
2.如權(quán)利要求1所述的帶隙基準電路，其特征在于所述帶隙電路包括第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NPN管、第二 NPN管、第一電阻、第二電阻、第一電容、第一 NMOS管和第二 NMOS管: 所述第一 PMOS管的柵極接所述第二 PMOS管的漏極和所述第一 NPN管的集電極，漏極接所述第一 NMOS管的漏極和柵極，源極接電源； 所述第二 PMOS管的柵極接所述第三PMOS管的柵極和所述第一 PMOS管的柵極和所述第一 NPN管的集電極，漏極接所述第三PMOS管的柵極和所述第一 PMOS管的柵極，源極接電源； 所述第三PMOS管的柵極接所述第一 PMOS管的柵極和所述第二 PMOS管的柵極和所述第一 NPN管的集電極，漏極接所述第四PMOS管的柵極和所述第二 NPN管的集電極，源極接電源；所述第四PMOS管的柵極接所述第三PMOS管的漏極和所述第二 NPN管的集電極，漏極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第一電容的一端，源極接電源；所述第一 NPN管的基極接所述第二 NPN管的基極和所述第四PMOS管的漏極，集電極接所述第一 PMOS管的柵極和所述第二 PMOS管的柵極和漏極，發(fā)射極接所述第一電阻的一端和所述第二電阻的一端； 所述第二 NPN管的基極接所述第一 NPN管的基極和所述第四PMOS管的漏極和所述第一電容的一端，集電極接所述第三PMOS管的漏極和所述第四PMOS管的柵極，發(fā)射極接所述第一電阻的一端； 所述第一電阻的一端接所述第二 NPN管的一端，另一端接所述第二電阻的一端和所述第一 NPN管的發(fā)射極； 所述第二電阻的一端接所述第一電阻的一端和所述第一 NPN管的發(fā)射極，另一端接地； 所述第一電容的一端接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極，另一端接地； 所述第一 NMOS管的柵極接所述第一 PMOS管的漏極和所述第二 NMOS管的柵極，漏極接所述第一 PMOS管的漏極和所述第二 NMOS管的柵極，源極接地； 所述第二 NMOS管的柵極接所述第一 PMOS管的漏極和所述第一 NMOS管的柵極，漏極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極，源極接地。
3.如權(quán)利要求1所述的帶隙基準電路，其特征在于所述反饋輸出電路包括第三NMOS管、第四NMOS管、第三NPN管、第四NPN管、第三電阻和第二電容: 所述第三NMOS管的柵極接所述第一 NMOS管的柵極和所述第二 NMOS管的柵極，漏極接所述第四NMOS管的源極和所述第三NPN管的發(fā)射極，源極接地； 所述第四NMOS管的柵極接所述第一 NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極，漏極接電源，源極接所述第三NPN管的發(fā)射極和所述第三NMOS管的漏極； 所述第三NPN管的基極接所述第四NPN管的基極，集電極接電源，發(fā)射極接所述第四NMOS管的源極和所述第三NMOS管的漏極； 所述第四NPN管的基極接所述第三NPN管的基極，集電極接電源，發(fā)射極接所述第一NPN管的基極和所述第二 NPN管的基極和所述第四PMOS管的漏極和所述第二 NMOS管的漏極和所述第三電阻的一端； 所述第三電阻的一端接所述第四NPN管的發(fā)射極和所述第一NPN管的基極和所述第二NPN管的基極和所述第四PMOS管的漏極和所述第二NMOS管的漏極，另一端接所述第二電容的一端; 所述第二電容的一端接所述第三電阻的一端，另一端接地。
4.如權(quán)利要求1所述的帶隙基準電路，其特征在于所述啟動電路包括第四電阻、第五NPN管和第六NPN管: 所述第四電阻的一端接電源，另一端接所述第五NPN管的集電極和基極和所述第三NPN管的基極和所述第四NPN管的基極； 所述第五NPN管的基極接所述第三NPN管的基極和所述第四NPN管的基極和所述第四電阻的一端，集電極接接所述第三NPN管的基極和所述第四NPN管的基極和所述第四電阻的一端，發(fā)射極接所述第六NPN管的基極和集電極； 所述第六NPN管的基極和集電極接所述第五NPN管的發(fā)射極，發(fā)射極接地。
專利摘要本實用新型公開了帶隙基準電路。帶隙基準電路包括帶隙電路、反饋輸出電路和啟動電路所述帶隙電路產(chǎn)生隨溫度變化很小的基準電壓；所述反饋輸出電路是對所述帶隙電路進行頻率響應補償并輸出基準電壓；所述啟動電路是對所述帶隙電路提供啟動電流。利用本實用新型提供的帶隙基準電路能產(chǎn)生高精度和高穩(wěn)定度的基準電壓。
文檔編號G05F1/56GK203070146SQ20132008058
公開日2013年7月17日 申請日期2013年2月21日 優(yōu)先權(quán)日2013年2月21日
發(fā)明者王文建 申請人:浙江商業(yè)職業(yè)技術(shù)學院