帶隙基準(zhǔn)電路的制作方法
【專利摘要】一種帶隙基準(zhǔn)電路，包括帶隙核心單元和輸出單元。所述帶隙核心單元包括第一PNP三極管、第二PNP三極管、第三PNP三極管、第四PNP三極管、第一PMOS管、第二PMOS管、運(yùn)算放大器以及偏置電阻；所述輸出單元包括第五PNP三極管和第三PMOS管，所述第三PNP三極管、第四PNP三極管以及第五PNP三極管的電流增益相等。本發(fā)明技術(shù)方案提供的帶隙基準(zhǔn)電路消除了三極管的電流增益對(duì)其輸出的基準(zhǔn)電壓的影響，提高了所述基準(zhǔn)電壓的穩(wěn)定性。
【專利說(shuō)明】帶隙基準(zhǔn)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別涉及一種帶隙基準(zhǔn)電路。
【背景技術(shù)】
[0002]帶隙基準(zhǔn)電路具有低溫度系數(shù)、低電源電壓以及可與標(biāo)準(zhǔn)CMOS工藝兼容等優(yōu)點(diǎn)，被廣泛應(yīng)用于數(shù)/模轉(zhuǎn)換、模/數(shù)轉(zhuǎn)換、存儲(chǔ)器以及開關(guān)電源等數(shù)模混合電路系統(tǒng)中。帶隙基準(zhǔn)電路輸出電壓的穩(wěn)定性以及抗噪聲能力是影響各種應(yīng)用系統(tǒng)精度的關(guān)鍵因素，隨著應(yīng)用系統(tǒng)精度的提高，對(duì)帶隙基準(zhǔn)電路的溫度、電壓和工藝的穩(wěn)定性要求也越來(lái)越高。
[0003]帶隙基準(zhǔn)電路的工作原理是根據(jù)硅材料的帶隙電壓與溫度無(wú)關(guān)的特性，利用雙極型晶體管的基極-發(fā)射極電壓的負(fù)溫度系數(shù)與不同電流密度下兩個(gè)雙極型晶體管基極-發(fā)射極電壓的差值的正溫度系數(shù)相互補(bǔ)償，使輸出的電壓達(dá)到很低的溫度漂移。
[0004]圖1是現(xiàn)有的一種帶隙基準(zhǔn)電路的電路結(jié)構(gòu)示意圖。參考圖1，所述帶隙基準(zhǔn)電路包括帶隙核心單元11和輸出單元12。所述帶隙核心單元11包括:第一 PMOS管Mil、第二 PMOS管Ml2、運(yùn)算放大器Omp、偏置電阻Rbias、第一 PNP三極管Qll以及第二 PNP三極管Q12。所述輸出單元12包括:第三PMOS管M13和第三PNP三極管Q13。電源線Vdd和電源線Vss為所述帶隙基準(zhǔn)電路提供電源電壓，所述電源線Vdd提供的電源電壓高于所述電源線Vss提供的電源電壓。所述帶隙基準(zhǔn)電路中各器件的連接關(guān)系參考圖1所示，在此不再贅述。
[0005]所述第一 PMOS管Ml I和第二 PMOS管M12構(gòu)成電流鏡結(jié)構(gòu)，提供第一電流Il和第二電流12。所述第二電流12的電流值與第一電流Il的電流值的比值可以通過(guò)調(diào)整所述第
二PMOS管M12的寬長(zhǎng)比與所述第一 PMOS管Mll的寬長(zhǎng)比的比值進(jìn)行設(shè)置。假定所述第二電流12的電流值與第一電流Il的電流值的比值為m，忽略所述第一 PNP三極管Qll和第二PNP三極管Q12的基極電流，所述第二 PNP三極管Q12的基極-發(fā)射極電壓與所述第一 PNP三極管Qll的基極-發(fā)射極電壓之間的電壓差值Λ Vbe為:
[0006]ΔVbe= (K*T/q)*ln (m)------(式 11)，
[0007]其中，K為波爾茲曼常數(shù)，T為絕對(duì)溫度，q為電荷量，m為所述第二電流12的電流值與第一電流Il的電流值的比值，所述電壓差值A(chǔ)Vbe具有正溫度系數(shù)。
[0008]根據(jù)運(yùn)算放大器的虛短特性，所述運(yùn)算放大器Omp的同相輸入端的電壓與反向輸入端的電壓相等，即a點(diǎn)的電壓與b點(diǎn)的電壓相等，因此有如下關(guān)系:
[0009]Ve= Δ Vbe------(式 12)，
[0010]其中，Vk為所述偏置電阻Rbias兩端的電壓差值。根據(jù)運(yùn)算放大器的虛斷特性，流過(guò)所述偏置電阻Rbias的電流與所述第一電流Il相等，因此，所述偏置電阻Rbias兩端的電壓差值\為:
[0011] VE=il*r------(式 13)，
[0012]其中，il為所述第一偏置電流Il的電流值，r為所述偏置電阻Rbias的電阻值。
[0013]根據(jù)式11~式13，獲得所述第一偏置電流Il的電流值:[0014]il=K*T*ln (m) / (q*r)------(式 14)。
[0015]所述輸出單元12中的第三PMOS管M13與所述第一 PMOS管Mll構(gòu)成電流鏡結(jié)構(gòu)，提供第三電流13。所述第三電流13是所述第一電流Il的鏡像電流，通常設(shè)置為與所述第一電流Il相等。
[0016]繼續(xù)參考圖1，所述第三PNP三極管Q13的基極-發(fā)射極電壓Vbe3即為所述帶隙基準(zhǔn)電路的輸出端Vout輸出的基準(zhǔn)電壓。所述基準(zhǔn)電壓的電壓值為:
[0017]Vo= (K*T/q)*ln (i3/Is) + (K*T/q) *ln[ β / (1+ β )]------(式 15),
[0018]其中，Vo為所述基準(zhǔn)電壓的電壓值，i3為所述第三偏置電流13的電流值，Is為所述第三PNP三極管Q13的反相飽和電流的電流值，β為所述第三PNP三極管Q13的電流增益。根據(jù)式14和式15，可以獲得所述基準(zhǔn)電壓。由于所述基準(zhǔn)電壓是具有正溫度系數(shù)的電壓與具有負(fù)溫度系數(shù)的電壓的疊加，因此，所述基準(zhǔn)電壓與溫度無(wú)關(guān)。
[0019]然而，從式15可以看出，所述基準(zhǔn)電壓的電壓值Vo與所述第三PNP三極管Q13的電流增益β相關(guān)，而所述第三PNP三極管Q13的電流增益β受溫度和所述第三PNP三極管Q13制造工藝的影響。因此，所述帶隙基準(zhǔn)電路產(chǎn)生的基準(zhǔn)電壓穩(wěn)定性較低。

【發(fā)明內(nèi)容】

[0020]本發(fā)明解決的是帶隙基準(zhǔn)電路輸出電壓與雙極型晶體管的電流增益相關(guān)、穩(wěn)定性較低的問(wèn)題。
[0021]為解決上述問(wèn)題，本發(fā)明提供一種帶隙基準(zhǔn)電路，包括帶隙核心單元和輸出單元:
[0022]所述帶隙核心單元包括第一 PNP三極管、第二 PNP三極管、第三PNP三極管、第四PNP三極管、第一 PMOS管、第二 PMOS管、運(yùn)算放大器以及偏置電阻；
[0023]所述第一 PMOS管的柵極連接所述第二 PMOS管的柵極和所述運(yùn)算放大器的輸出端，所述第一 PMOS管的源極適于連接第一電源線，所述第一 PMOS管的漏極連接所述第三PNP三極管的發(fā)射極；
[0024]所述第二 PMOS管的源極適于連接所述第一電源線，所述第二 PMOS管的漏極連接所述第四PNP三極管的發(fā)射極；
[0025]所述第三PNP三極管的基極適于輸入第一偏置電流，所述第三PNP三極管的集電極連接所述運(yùn)算放大器的第一輸入端和所述偏置電阻的一端；
[0026]所述偏置電阻的另一端連接所述第一 PNP三極管的發(fā)射極；
[0027]所述第四PNP三極管的基極適于輸入第二偏置電流，所述第四PNP三極管的集電極連接所述運(yùn)算放大器的第二輸入端和所述第二 PNP三極管的發(fā)射極；
[0028]所述第一 PNP三極管的基極、所述第一 PNP三極管的集電極、所述第二 PNP三極管的基極以及所述第二 PNP三極管的集電極均適于連接第二電源線，所述第二電源線提供的電源電壓低于所述第一電源線提供的電源電壓；
[0029]所述輸出單元包括第五PNP三極管和第三PMOS管，所述第三PNP三極管、第四PNP三極管以及第五PNP三極管的電流增益相等；
[0030] 所述第三PMOS管的柵極連接所述第一 PMOS管的柵極，所述第三PMOS管的源極適于連接所述第一電源線，所述第三PMOS管的漏極連接所述第五PNP三極管的發(fā)射極并適于輸出基準(zhǔn)電壓；
[0031]所述第五PNP三極管的基極和所述第五PNP三極管的集電極均適于連接所述第二電源線。
[0032]可選的，所述第一 PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比相等。
[0033]可選的，所述第三PMOS管的寬長(zhǎng)比與所述第一 PMOS管的寬長(zhǎng)比相等。
[0034]可選的，所述帶隙基準(zhǔn)電路還包括:適于提供所述第一偏置電流的第一偏置電流提供單元和適于提供所述第二偏置電流的第二偏置電流提供單元。
[0035]可選的，所述第一偏置電流提供單元包括第四PMOS管和第六PNP三極管；
[0036]所述第四PMOS管的柵極連接所述第一 PMOS管的柵極，所述第四PMOS管的源極適于連接所述第一電源線，所述第四PMOS管的漏極連接所述第六PNP三極管的發(fā)射極并適于輸出所述第一偏置電流；
[0037]所述第六PNP三極管的基極和所述第六PNP三極管的集電極均適于連接所述第二電源線。
[0038]可選的，所述第四PMOS管的寬長(zhǎng)比與所述第一 PMOS管的寬長(zhǎng)比相等。
[0039]可選的，所述第二偏置電流提供單元包括第五PMOS管和第七PNP三極管；
[0040]所述第五PMOS管的柵極連接所述第一 PMOS管的柵極，所述第五PMOS管的源極適于連接所述第一電源線，所述第五PMOS管的漏極連接所述第七PNP三極管的發(fā)射極并適于輸出所述第二偏置電流；
[0041 ] 所述第七PNP三極管的基極和所述第七PNP三極管的集電極均適于連接所述第二電源線。
[0042]可選的，所述第五PMOS管的寬長(zhǎng)比與所述第一 PMOS管的寬長(zhǎng)比相等。
[0043]可選的,所述帶隙基準(zhǔn)電路還包括與所述帶隙核心單元連接的啟動(dòng)單元,所述啟動(dòng)單元適于向所述帶隙核心單元提供偏置電壓。
[0044]可選的，所述啟動(dòng)單元包括第六PMOS管、第一 NMOS管以及第二 NMOS管；
[0045]所述第六PMOS管的柵極連接所述第一 NMOS管的柵極和所述第一 PMOS管的柵極，所述第六PMOS管的源極適于連接所述第一電源線，所述第六PMOS管的漏極連接所述第一NMOS管的漏極和所述第二 NMOS管的柵極；
[0046]所述第一 NMOS管的源極適于連接所述第二電源線；
[0047]所述第二 NMOS管的漏極適于連接所述第一電源線，所述第二 NMOS管的源極適于連接所述第二電源線。
[0048]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0049]本發(fā)明技術(shù)方案的帶隙基準(zhǔn)電路包括帶隙核心單元和輸出單元，所述帶隙核心單元根據(jù)第二 PNP三極管的基極-發(fā)射極電壓與第一 PNP三極管的基極-發(fā)射極電壓的電壓差產(chǎn)生具有正溫度系數(shù)的基準(zhǔn)電流，所述輸出單元根據(jù)第五PNP三極管的基極-發(fā)射極電壓產(chǎn)生具有負(fù)溫度系數(shù)的基準(zhǔn)電流。
[0050]通過(guò)將所述帶隙核心單元中的第三PNP三極管、第四PNP三極管以及所述輸出單元中的第五PNP三極管的電流增益設(shè)置為相等，基于所述具有正溫度系數(shù)的基準(zhǔn)電流和具有負(fù)溫度系數(shù)的基準(zhǔn)電流產(chǎn)生的基準(zhǔn)電壓與所述第五PNP三極管的電流增益無(wú)關(guān)，消除了所述第五PNP三極管的電流增益對(duì)所述基準(zhǔn)電壓的影響，提高了所述基準(zhǔn)電壓的穩(wěn)定性?！緦＠綀D】

【附圖說(shuō)明】
[0051]圖1是現(xiàn)有的一種帶隙基準(zhǔn)電路的電路結(jié)構(gòu)不意圖；
[0052]圖2是本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的一種電路結(jié)構(gòu)示意圖；
[0053]圖3是本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的另一種電路結(jié)構(gòu)示意圖；
[0054]圖4是本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的另一種電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0055]正如【背景技術(shù)】中所描述的，圖1所示的帶隙基準(zhǔn)電路產(chǎn)生的基準(zhǔn)電壓與所述第三PNP三極管Q13的電流增益β相關(guān)，而所述第三PNP三極管Q13的電流增益β受溫度和所述第三PNP三極管Q13制造工藝的影響，導(dǎo)致所述帶隙基準(zhǔn)電路產(chǎn)生的基準(zhǔn)電壓穩(wěn)定性較低。本發(fā)明技術(shù)方案提供一種帶隙基準(zhǔn)電路，能夠消除三極管的電流增益對(duì)所述帶隙基準(zhǔn)電路輸出的基準(zhǔn)電壓的影響，提高所述基準(zhǔn)電壓的穩(wěn)定性。
[0056]為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。
[0057]圖2是本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的一種電路結(jié)構(gòu)示意圖。參考圖2，所述帶隙基準(zhǔn)電路包括帶隙核心單元21和輸出單元22。
[0058]具體地，所述帶隙核心單元21包括第一 PNP三極管Q1、第二 PNP三極管Q2、第三PNP三極管Q3、第四PNP三極管Q4、第一 PMOS管Ml、第二 PMOS管M2、運(yùn)算放大器Omp以及偏置電阻R。
[0059]所述第一 PMOS管Ml的柵極連接所述第二 PMOS管M2的柵極和所述運(yùn)算放大器Omp的輸出端，所述第一 PMOS管Ml的源極適于連接第一電源線Vdd，所述第一 PMOS管Ml的漏極連接所述第三PNP三極管Q3的發(fā)射極。所述第一電源線Vdd適于向所述帶隙基準(zhǔn)電路提供電源電壓。
[0060]所述第二 PMOS管M2的源極適于連接所述第一電源線Vdd，所述第二 PMOS管M2的漏極連接所述第四PNP三極管Q4的發(fā)射極。
[0061]所述第三PNP三極管Q3的基極適于輸入第一偏置電流IbI，所述第三PNP三極管Q3的集電極連接所述運(yùn)算放大器Omp的第一輸入端和所述偏置電阻R的一端。所述第一偏置電流Ibl使所述第三PNP三極管Q3工作于放大狀態(tài)。
[0062]所述偏置電阻R的另一端連接所述第一 PNP三極管Ql的發(fā)射極。
[0063]所述第四PNP三極管Q4的基極適于輸入第二偏置電流Ib2，所述第四PNP三極管Q4的集電極連接所述運(yùn)算放大器Omp的第二輸入端和所述第二 PNP三極管Q2的發(fā)射極。所述第二偏置電流Ib2使所述第四PNP三極管Q4工作于放大狀態(tài)。
[0064]需要說(shuō)明的是，所述運(yùn)算放大器Omp的第一輸入端可以為同相輸入端，也可以為反相輸入端；相應(yīng)地，所述運(yùn)算放大器Omp的第二輸入端可以為反相輸入端，也可以為同相輸入端。
[0065]所述第一 PNP三極管Ql的基極、所述第一 PNP三極管Ql的集電極、所述第二 PNP三極管Q2的基極以及所述第二 PNP三極管Q2的集電極均適于連接第二電源線Vss。所述第二電源線Vss也適于向所述帶隙基準(zhǔn)電路提供電源電壓，但所述第二電源線Vss提供的電源電壓低于所述第一電源線Vdd提供的電源電壓。通常，所述第二電源線Vss提供的電源電壓為參考電壓，例如，地線電壓。
[0066]所述輸出單元22包括第五PNP三極管Q5和第三PMOS管M3。所述第三PMOS管M3的柵極連接所述第一 PMOS管Ml的柵極，所述第三PMOS管M3的源極適于連接所述第一電源線Vdd，所述第三PMOS管M3的漏極連接所述第五PNP三極管Q5的發(fā)射極并作為所述帶隙基準(zhǔn)電路的輸出端Vout，所述輸出端Vout適于輸出基準(zhǔn)電壓。所述第五PNP三極管Q5的基極和所述第五PNP三極管Q5的集電極均適于連接所述第二電源線Vss。
[0067]以下對(duì)本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路的工作原理進(jìn)行說(shuō)明。
[0068]所述第一 PMOS管Ml和第二 PMOS管M2構(gòu)成電流鏡結(jié)構(gòu)，產(chǎn)生第一電流Il和第二電流12。所述第二電流12的電流值與所述第一電流Il的電流值的比值可以通過(guò)調(diào)整所述第二 PMOS管M2的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比的比值進(jìn)行設(shè)置。在本實(shí)施例中，所述第一 PMOS管Ml的寬長(zhǎng)比與所述第二 PMOS管M2的寬長(zhǎng)比相等，因此，所述第一電流Il和所述第二電流12相等。
[0069]由于所述第一 PMOS管Ml的漏極與所述第三PNP三極管Q3的發(fā)射極連接，所述第一電流Il即為所述第三PNP三極管Q3的發(fā)射極電流，因此有:
[0070]?ο3=β 3/ (l+β 3) *il------(式 I),
[0071]其中，ic3為所述第三PNP三極管Q3的集電極電流的電流值，β 3為所述第三PNP三極管Q3的電流增益，il為所述第一電流Il的電流值。
[0072]根據(jù)運(yùn)算放大器的虛短特性，所述運(yùn)算放大器Omp的第一輸入端的電壓與所述運(yùn)算放大器Omp的第二輸入端的電壓相等，即圖2所示的a點(diǎn)的電壓與b點(diǎn)的電壓相等，因此有:
[0073]VE=Vbe2-Vbel------(式 2)，
[0074]其中，VkS所述偏置電阻R兩端的電壓差值，Vbel為所述第一 PNP三極管Ql的基極-發(fā)射極電壓的電壓值，Vbe2為所述第二 PNP三極管Q2的基極-發(fā)射極電壓的電壓值。
[0075]根據(jù)運(yùn)算放大器的虛斷特性，流過(guò)所述偏置電阻R的電流Ir與所述第三PNP三極管Q3的集電極電流相等,根據(jù)式I和式2:
[0076]β 3/ (1+β 3) *il*r=Vbe2_Vbel------(式 3),
[0077]其中，r為所述偏置電阻R的電阻值。根據(jù)式3獲得所述第一電流Il的電流值:
[0078]il= (Vbe2-Vbel) /r* (1+β3)/β3-------------(式 4)。
[0079]所述輸出單元22中的第三PMOS管M3與所述第一 PMOS管Ml構(gòu)成電流鏡結(jié)構(gòu)，產(chǎn)生第三電流13。所述第三電流13的電流值與所述第一電流Il的電流值的比值可以通過(guò)調(diào)整所述第三PMOS管M3的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比的比值進(jìn)行設(shè)置。在本實(shí)施例中，所述第三PMOS管M3的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比相等，因此，所述第三電流13和所述第一電流Il相等。
[0080]由于所述第三PMOS管M3的漏極與所述第五PNP三極管Q5的發(fā)射極連接，所述第三電流13即為所述第五PNP三極管Q5的發(fā)射極電流，又因?yàn)樗龅谌娏?3和所述第一電流11相等，因此有:
[0081]?ο5=β5/ (1+β5)*?1------(式 5)，
[0082]其中，ic5為所述第五PNP三極管Q5的集電極電流的電流值，β 5為所述第五PNP三極管Q5的電流增益。根據(jù)式4:
[0083]?ο5=β 5/ (1+β 5) * (Vbe2_Vbel)/r* (1+β 3) /β 3------(式 6)。
[0084]所述第五PNP三極管Q5的基極-發(fā)射極電壓即為所述輸出端Vout輸出的基準(zhǔn)電壓，所述基準(zhǔn)電壓的電壓值為:
[0085]Vo=Vbe5=K*T/q*ln (ic5/Is)------(式 7),
[0086]其中，Vo為所述基準(zhǔn)電壓的電壓值，Vbe5為所述第五PNP三極管Q5的基極-發(fā)射極電壓的電壓值，K為波爾茲曼常數(shù)，T為絕對(duì)溫度，q為電荷量，Is為所述第五PNP三極管Q5的反相飽和電流的電流值。
[0087]根據(jù)式6和式7:
[0088]Vo=K*T/q*ln[P 5/ (1+β5)* (Vbe2_Vbel)/r* (1+β 3)/β 3/Is]------(式 8)。
在本發(fā)明實(shí)施例中，所述第三PNP三極管Q3、第四PNP三極管Q4以及第五PNP三極管Q5的電流增益相等，即β 3= β 4= β 5，因此，式8可以化簡(jiǎn)為:
[0089]Vo=K*T/q*ln[ (Vbe2-Vbel) /r/Is]------(式 9)。
[0090]從式9可以看出，本發(fā)明實(shí)施例的帶隙基準(zhǔn)電路產(chǎn)生的基準(zhǔn)電壓與所述第五PNP三極管Q5的電流增益β5無(wú)關(guān)，消除了所述第五PNP三極管Q5的電流增益β 5對(duì)所述基準(zhǔn)電壓的影響，因此，溫度和所述第五PNP三極管Q5的制造工藝不會(huì)再對(duì)所述基準(zhǔn)電壓產(chǎn)生影響，提高了所述基準(zhǔn)電壓的穩(wěn)定性。
[0091]本發(fā)明實(shí)施例還提供一種帶隙基準(zhǔn)電路，所述帶隙基準(zhǔn)電路的電路結(jié)構(gòu)如圖3所示。參考圖3，所述帶隙基準(zhǔn)電路包括帶隙核心單元31和輸出單元32，還包括適于提供第一偏置電流Ibl的第一偏置電流提供單元33和適于提供第二偏置電流Ib2的第二偏置電流提供單元34。所述帶隙核心單元31的電路結(jié)構(gòu)和工作原理與所述帶隙核心單元21類似，所述輸出單元32的電路結(jié)構(gòu)和工作原理與所述輸出單元22類似，在此不再贅述。
[0092]具體地，所述第一偏置電流提供單元33包括第四PMOS管M4和第六PNP三極管Q6。所述第四PMOS管M4的柵極連接所述第一 PMOS管Ml的柵極，所述第四PMOS管M4的源極適于連接所述第一電源線Vdd，所述第四PMOS管M4的漏極連接所述第六PNP三極管Q6的發(fā)射極并適于輸出所述第一偏置電流Ibl。所述第六PNP三極管Q6的基極和所述第六PNP三極管Q6的集電極均適于連接所述第二電源線Vss。
[0093]所述第二偏置電流提供單元34包括第五PMOS管M5和第七PNP三極管Q7。所述第五PMOS管M5的柵極連接所述第一 PMOS管Ml的柵極，所述第五PMOS管M5的源極適于連接所述第一電源線Vdd，所述第五PMOS管M5的漏極連接所述第七PNP三極管Q7的發(fā)射極并適于輸出所述第二偏置電流Ib2。所述第七PNP三極管Q7的基極和所述第七PNP三極管Q7的集電極均適于連接所述第二電源線Vss。
[0094]在本實(shí)施例中，所述第四PMOS管M4、第五PMOS管M5與第一 PMOS管Ml構(gòu)成電流鏡結(jié)構(gòu)，產(chǎn)生第四電流14和第五電流15。所述第四電流14的電流值與第一電流Il的電流值的比值可以通過(guò)調(diào)整所述第四PMOS管M4的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比的比值進(jìn)行設(shè)置，所述第五電流15的電流值與第一電流Il的電流值的比值可以通過(guò)調(diào)整所述第五PMOS管M5的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比的比值進(jìn)行設(shè)置。在本實(shí)施例中，所述第四PMOS管M4的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比相等，所述第五PMOS管M5的寬長(zhǎng)比與所述第一 PMOS管Ml的寬長(zhǎng)比相等，因此，所述第三電流14、第五電流15與所述第一電流Il相等。
[0095]需要說(shuō)明的是，所述第一偏置電流提供單元33和第二偏置電流提供單元34并不限于本發(fā)明實(shí)施例提供的電路結(jié)構(gòu)。在其他實(shí)施例中，也可以有其他多種變換結(jié)構(gòu)，只要產(chǎn)生的第一偏置電流Ibl能夠保證所述第三PNP三極管Q3工作于放大狀態(tài)、第二偏置電流Ib2能夠保證所述第四PNP三極管Q4工作于放大狀態(tài)即可。
[0096]本發(fā)明實(shí)施例還提供一種帶隙基準(zhǔn)電路，所述帶隙基準(zhǔn)電路的電路結(jié)構(gòu)如圖4所示。參考圖4，所述帶隙基準(zhǔn)電路包括帶隙核心單元41和輸出單元42，還包括與所述帶隙核心單元41連接的啟動(dòng)單元43。所述帶隙核心單元41的電路結(jié)構(gòu)和工作原理與所述帶隙核心單元21類似，所述輸出單元42的電路結(jié)構(gòu)和工作原理與所述輸出單元22類似，在此不再贅述。
[0097]所述啟動(dòng)單元43適于向所述帶隙核心單元41提供偏置電壓，以保證所述帶隙核心單元41能夠在系統(tǒng)啟動(dòng)(上電)時(shí)進(jìn)入正常工作狀態(tài)。具體地，所述啟動(dòng)單元43包括第六PMOS管M6、第一 NMOS管M7以及第二 NMOS管M8。
[0098]所述第六PMOS管M6的柵極連接所述第一 NMOS管M7的柵極和第一 PMOS管Ml的柵極，所述第六PMOS管M6的源極適于連接所述第一電源線Vdd，所述第六PMOS管M6的漏極連接所述第一 NMOS管M7的漏極和所述第二 NMOS管M8的柵極。所述第一 NMOS管M7的源極適于連接所述第二電源線Vss。所述第二 NMOS管M8的漏極適于連接所述第一電源線Vdd，所述第二 NMOS管M8的源極適于連接所述第二電源線Vss。
[0099]需要說(shuō)明的是，所述啟動(dòng)單元43并不限于本發(fā)明實(shí)施例提供的電路結(jié)構(gòu)。在其他實(shí)施例中，也可以有其他多種變換結(jié)構(gòu)，只要產(chǎn)生偏置電流電壓能夠保證所述帶隙核心單元41在系統(tǒng)啟動(dòng)(上電)時(shí)進(jìn)入正常工作狀態(tài)即可。
[0100]綜上所述，本發(fā)明技術(shù)方案提供的帶隙基準(zhǔn)電路消除了三極管的電流增益對(duì)其輸出的基準(zhǔn)電壓的影響，提高了所述基準(zhǔn)電壓的穩(wěn)定性。
[0101]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種帶隙基準(zhǔn)電路，其特征在于，包括帶隙核心單元和輸出單元: 所述帶隙核心單元包括第一 PNP三極管、第二 PNP三極管、第三PNP三極管、第四PNP三極管、第一 PMOS管、第二 PMOS管、運(yùn)算放大器以及偏置電阻； 所述第一 PMOS管的柵極連接所述第二 PMOS管的柵極和所述運(yùn)算放大器的輸出端，所述第一 PMOS管的源極適于連接第一電源線，所述第一 PMOS管的漏極連接所述第三PNP三極管的發(fā)射極； 所述第二 PMOS管的源極適于連接所述第一電源線，所述第二 PMOS管的漏極連接所述第四PNP三極管的發(fā)射極； 所述第三PNP三極管的基極適于輸入第一偏置電流，所述第三PNP三極管的集電極連接所述運(yùn)算放大器的第一輸入端和所述偏置電阻的一端； 所述偏置電阻的另一端連接所述第一 PNP三極管的發(fā)射極； 所述第四PNP三極管的基極適于輸入第二偏置電流，所述第四PNP三極管的集電極連接所述運(yùn)算放大器的第二輸入端和所述第二 PNP三極管的發(fā)射極； 所述第一 PNP三極管的基極、所述第一 PNP三極管的集電極、所述第二 PNP三極管的基極以及所述第二 PNP三極管的集電極均適于連接第二電源線，所述第二電源線提供的電源電壓低于所述第一電源線提供的電源電壓； 所述輸出單元包括第五PNP三極管和第三PMOS管，所述第三PNP三極管、第四PNP三極管以及第五PNP三極管的電流增益相等； 所述第三PMOS管的柵極連接所述第一 PMOS管的柵極，所述第三PMOS管的源極適于連接所述第一電源線，所述第三PMOS管的漏極連接所述第五PNP三極管的發(fā)射極并適于輸出基準(zhǔn)電壓； 所述第五PNP三極管的基極和所述第五PNP三極管的集電極均適于連接所述第二電源線。
2.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述第一PMOS管的寬長(zhǎng)比與所述第二 PMOS管的寬長(zhǎng)比相等。
3.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述第三PMOS管的寬長(zhǎng)比與所述第一 PMOS管的寬長(zhǎng)比相等。
4.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，還包括:適于提供所述第一偏置電流的第一偏置電流提供單元和適于提供所述第二偏置電流的第二偏置電流提供單元。
5.如權(quán)利要求4所述的帶隙基準(zhǔn)電路，其特征在于，所述第一偏置電流提供單元包括第四PMOS管和第六PNP三極管； 所述第四PMOS管的柵極連接所述第一 PMOS管的柵極，所述第四PMOS管的源極適于連接所述第一電源線，所述第四PMOS管的漏極連接所述第六PNP三極管的發(fā)射極并適于輸出所述第一偏置 電流； 所述第六PNP三極管的基極和所述第六PNP三極管的集電極均適于連接所述第二電源線。
6.如權(quán)利要求5所述的帶隙基準(zhǔn)電路，其特征在于，所述第四PMOS管的寬長(zhǎng)比與所述第一 PMOS管的寬長(zhǎng)比相等。
7.如權(quán)利要求4所述的帶隙基準(zhǔn)電路，其特征在于，所述第二偏置電流提供單元包括第五PMOS管和第七PNP三極管； 所述第五PMOS管的柵極連接所述第一 PMOS管的柵極，所述第五PMOS管的源極適于連接所述第一電源線，所述第五PMOS管的漏極連接所述第七PNP三極管的發(fā)射極并適于輸出所述第二偏置電流； 所述第七PNP三極管的基極和所述第七PNP三極管的集電極均適于連接所述第二電源線。
8.如權(quán)利要求7所述的帶隙基準(zhǔn)電路，其特征在于，所述第五PMOS管的寬長(zhǎng)比與所述第一 PMOS管的寬長(zhǎng)比相等。
9.如權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，還包括與所述帶隙核心單元連接的啟動(dòng)單元，所述啟動(dòng)單元適于向所述帶隙核心單元提供偏置電壓。
10.如權(quán)利要求9所述的帶隙基準(zhǔn)電路，其特征在于，所述啟動(dòng)單元包括第六PMOS管、第一 NMOS管以及第二 NMOS管； 所述第六PMOS管的柵極連接所述第一 NMOS管的柵極和所述第一 PMOS管的柵極，所述第六PMOS管的源極適于連接所述第一電源線，所述第六PMOS管的漏極連接所述第一 NMOS管的漏極和所述第二 NMOS管的柵極； 所述第一 NMOS管的源極適于連接所述第二電源線； 所述第二 NMOS管的漏極適于連接所述第一電源線，所述第二 NMOS管的源極適于連接所述第二電源線。
【文檔編號(hào)】G05F1/56GK103941796SQ201410145614
【公開日】2014年7月23日 申請(qǐng)日期:2014年4月11日 優(yōu)先權(quán)日:2014年4月11日
【發(fā)明者】譚飛鴻 申請(qǐng)人:廣州思信電子科技有限公司, 譚飛鴻