一種基于fpga可重構(gòu)的微機保護的開發(fā)平臺的制作方法
【專利摘要】本發(fā)明公開了一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，包括支持Microblaze軟核的FPGA芯片、內(nèi)存儲器，以及分別通過AXI總線與FPGA芯片相連的外存儲器、并行接口FRAM、cache、AD轉(zhuǎn)換器、硬件測頻電路、看門狗電路、電平轉(zhuǎn)換器、實時時鐘、外置通訊接口、內(nèi)置通訊接口和以太網(wǎng)接口；將邏輯譯碼和保護運算融合在一起，大大提高了工作效率。邏輯控制按功能單元封裝成獨立的IP核，IP核提供了簡單的命令接口，使復雜的流程簡單化，應用軟件程序只需通過命令字即可完成對外設復雜的操作，簡化了編程。將對速度和實時性要求高的功能單元用硬件描述語言實現(xiàn)，充分利用FPGA的并行運算按位訪問的特點，達到保護平臺的速度和實時要求。
【專利說明】—種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺。
【背景技術(shù)】
[0002]微機保護是用微型計算機構(gòu)成的繼電保護，是電力系統(tǒng)繼電保護的發(fā)展方向，它具有高可靠性，高選擇性，高靈敏度，微機保護裝置硬件包括以微處理器(單片機)為核心，配以輸入、輸出通道，人機接口和通訊接口等。廣泛應用于電力、石化、礦山冶煉、鐵路以及民用建筑等。
[0003]傳統(tǒng)的微機保護的開發(fā)平臺采用定制CPU的實現(xiàn)方式，一旦CPU定型，其可用資源和端口也就相對固定了，同F(xiàn)PGA相比缺乏足夠的靈活性和可擴展性。FPGA設計方法具有高度可繼承性能，IP核一旦經(jīng)過驗證后便可重用，能大大縮短產(chǎn)品系列化的周期，提高產(chǎn)出效率。
[0004]另外，傳統(tǒng)的微機保護其采樣控制模塊直接將采樣點傳給保護模塊，邏輯譯碼和算術(shù)運算分開進行，由系統(tǒng)應用軟件進行傅氏計算，占用CPU運行時間；看門狗技術(shù)采用一個任務對應于一個看門狗芯片，同樣占用CPU運行時間。系統(tǒng)工作效率低下。

【發(fā)明內(nèi)容】

[0005]針對上述問題，本發(fā)明提供一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，采用支持MICR0BLAZE軟核的FPGA芯片構(gòu)建新一代微機保護的開發(fā)平臺，將邏輯譯碼和保護運算融合在一起，保護對邏輯資源的訪問就像訪問寄存器或內(nèi)存那么簡單，大大提高了工作效率。邏輯控制按功能單元封裝成獨立的IP核，IP核提供了簡單的命令接口，使復雜的流程簡單化，應用軟件程序只需通過命令字即可完成對外設復雜的操作，簡化了編程。將對速度和實時性要求高的功能單元用硬件描述語言實現(xiàn)，充分利用FPGA的并行運算按位訪問的特點，達到保護平臺的速度和實時要求。
[0006]為實現(xiàn)上述技術(shù)目的，達到上述技術(shù)效果，本發(fā)明通過以下技術(shù)方案實現(xiàn):
[0007]—種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于,包括支持Microblaze軟核的FPGA芯片、內(nèi)存儲器，以及分別通過AXI總線與FPGA芯片相連的外存儲器、并行接口 FRAM、cache、AD轉(zhuǎn)換器、硬件測頻電路、看門狗電路、電平轉(zhuǎn)換器、實時時鐘、外置通訊接口、內(nèi)置通訊接口和以太網(wǎng)接口 ；
[0008]所述內(nèi)存儲器是雙倍速率同步動態(tài)隨機存儲器且通過DDR控制器與FPGA芯片相連；
[0009]所述外存儲器包括五片串行閃存SPIFlash，分別用于存放定值定義、定值定義備份、平臺硬件流、系統(tǒng)應用軟件和錄波數(shù)據(jù)；
[0010]所述并行接口 FRAM通過EMC與AXI總線相連，用于存放操作事件、保護事件及緩存錄波文件；
[0011]所述電平轉(zhuǎn)換器用于將5V電壓轉(zhuǎn)換為系統(tǒng)工作所需的3.3V電壓；[0012]所述外置通訊接口是用于工程調(diào)試的RS485接口 ；
[0013]所述內(nèi)置通訊接口是用于人機界面通訊的CAN接口，CAN接口通過CAN控制器與AXI總線相連；
[0014]所述以太網(wǎng)接口是用于升級程序的LXT971接口。
[0015]開發(fā)平臺系統(tǒng)利用FPGA豐富的邏輯資源、并行運算、按位訪問的特點，具有靈活性高、效率高、硬件可組態(tài)、可裁剪的優(yōu)點，所有外圍設備通過AXI64位總線與中央處理器互聯(lián)，真正地做到了總線不出芯片，大大提高了抗電磁干擾能力。
[0016]( I)在功能分配上，不再將邏輯譯碼和算術(shù)運算分開進行，而是集二者于一體，打破了傳統(tǒng)的分布式設計思路，大大提高了工作效率，靈活的IP開發(fā)設計能構(gòu)建一切功能單元，最大化減少了外圍控制器，從而簡化了電路，節(jié)省了成本。
[0017](2)將硬件流和系統(tǒng)應用軟件(APP)分開存放，真正達到解耦的目的，避免相互干擾。
[0018](3)平臺具有豐富的調(diào)試端口，支持以太網(wǎng)調(diào)試和串口調(diào)試兩種方式，而且?guī)MODEM通信協(xié)議的100M以太網(wǎng)口還可以用于系統(tǒng)應用軟件(APP)的維護與升級。
[0019](4)平臺采用自定制軟核實現(xiàn)RTC的授時功能，其具有訪問速度快、精度高的特點，為了減少頻繁對RTC進行讀寫操作而帶來的對芯片壽命的影響。
[0020]本發(fā)明的有益效果是:采用支持MICR0BLAZE軟核的FPGA芯片構(gòu)建新一代微機保護的開發(fā)平臺，將邏輯譯碼和保護運算融合在一起，保護對邏輯資源的訪問就像訪問寄存器或內(nèi)存那么簡單，大大提高了工作效率。邏輯控制按功能單元封裝成獨立的IP核，IP核提供了簡單的命令接口，使復雜的流程簡單化，應用軟件程序只需通過命令字即可完成對外設復雜的操作，簡化了編程。將對速度和實時性要求高的功能單元用硬件描述語言實現(xiàn)，充分利用FPGA的并行運算按位訪問的特點，達到保護平臺的速度和實時要求。
【專利附圖】

【附圖說明】
[0021]圖1是本發(fā)明一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺的結(jié)構(gòu)框圖；
[0022]圖2是本發(fā)明AD轉(zhuǎn)換器控制電路示意圖；
[0023]圖3是本發(fā)明看門狗電路原理圖；
[0024]圖4是本發(fā)明硬件測頻電路原理圖；
[0025]圖5是本發(fā)明帶硬件鎖的串行閃存(SPI Flash)電路原理圖。
【具體實施方式】
[0026]下面結(jié)合附圖和具體的實施例對本發(fā)明技術(shù)方案作進一步的詳細描述，以使本領(lǐng)域的技術(shù)人員可以更好的理解本發(fā)明并能予以實施，但所舉實施例不作為對本發(fā)明的限定。
[0027]如圖1所示，一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，包括支持Microblaze軟核的FPGA芯片、內(nèi)存儲器、外存儲器、并行接口 FRAM(鐵電存儲器)、cache、AD轉(zhuǎn)換器、硬件測頻電路、看門狗電路、電平轉(zhuǎn)換器、實時時鐘(RTC)、外置通訊接口、內(nèi)置通訊接口和以太網(wǎng)接口。除了內(nèi)存儲器，所有外圍設備均通過AXI64位總線與中央處理器互聯(lián)，若干外設均采用串行總線，節(jié)省體積和成本，邏輯譯碼和保護運算集于一體。靈活的IP開發(fā)設計能構(gòu)建一切功能單元，最大化減少了外圍控制器，從而簡化了電路，節(jié)省了成本。
[0028]MicroBlaze嵌入式軟核是一個被Xilinx公司優(yōu)化過的可以嵌入在FPGA中的RISC處理器軟核，具有運行速度快、占用資源少、可配置性強等優(yōu)點，其中FPGA芯片優(yōu)選是Xilinx Spartan-6系列FPGA，圖1中是XC6SLX25型號，構(gòu)建的軟核處理單元支持浮點運算，開放了乘法除法指令，同時開辟了指令高速緩沖存儲器(cache)和數(shù)據(jù)高速緩沖存儲器(cache)，一般4KB的容量即可滿足使用需求。
[0029]內(nèi)存儲器是雙倍速率同步動態(tài)隨機存儲器且通過DDR控制器與FPGA芯片相連，可以是第二代雙倍速率同步動態(tài)隨機存儲器(DDR2)，大小為128MB，最高工作頻率1066MHz。
[0030]外存儲器包括五片串行閃存SPIFlash，分別用于存放定值定義、定值定義備份、平臺硬件流、系統(tǒng)應用軟件和錄波數(shù)據(jù)。硬件流和系統(tǒng)應用軟件(APP)分開獨立存放。優(yōu)選SPIFlash的容量是8MB。
[0031]并行接口 FRAM即圖中的并口 FRAM集合了 ROM和RAM兩種存儲器的優(yōu)勢，擅于進行高速寫入、具有長的耐久力和低功耗，并行接口 FRAM通過EMC (External MemoryController，外部存儲器控制器)與AXI總線相連，用于存放操作事件、保護事件及緩存錄波文件。
[0032]AD轉(zhuǎn)換器把模擬信號轉(zhuǎn)換成數(shù)字信號，在電路中比較常見，可參考現(xiàn)有設計，圖2是其一個實施例:多路開關(guān) 的VDD端和VSS端分別接正電源VDD( 15V)和負電源VSS(_15V)，且VDD端和VSS端分別通過電容Cl和C2接地，控制選擇端A0、Al、A2和A3通過算術(shù)組合可以選擇通道CHOO~通道CH15作為輸出，多路開關(guān)的輸出端與低通濾波器輸入端相連，低通濾波器的輸出端與模數(shù)轉(zhuǎn)換芯片相連，模數(shù)轉(zhuǎn)換芯片可以是ADS7804、ADS1274、ADS1278等，圖2是ADS7804，ADS7804的VANA端和VDIG端接工作電源VCC (3.3V),且VANA端和VDIG端通過電容C3、C4接地。ADS7804的DBOO~DB15為數(shù)據(jù)輸出端，R/C和0接中央處理器片選信號，GND端接地。其工作原理為:用硬件描述語言映射成硬件電路完成邏輯控制，實現(xiàn)了快速采樣和快速傅氏算法(FFT)計算，采用2400Hz采樣率，將16個模擬通道的4點采樣值和FFT運算結(jié)果放在2KB緩沖器(buffer)里，定時1.67ms觸發(fā)一次中斷，通知上層系統(tǒng)應用軟件(APP)讀取采樣值和FFT運算結(jié)果。系統(tǒng)應用軟件(APP)側(cè)重于保護判據(jù)計算無需進行繁瑣的傅氏算法計算，節(jié)省了 CPU的寶貴計算時間。
[0033]電平轉(zhuǎn)換器用于將5V電壓轉(zhuǎn)換為系統(tǒng)工作所需的3.3V電壓。
[0034]外置通訊接口是用于工程調(diào)試的RS485接口。
[0035]內(nèi)置通訊接口是用于人機界面通訊的CAN接口，CAN接口通過CAN控制器與AXI總線相連。
[0036]以太網(wǎng)接口是用于升級程序的LXT971接口。平臺具有豐富的調(diào)試端口，支持以太網(wǎng)調(diào)試和串口調(diào)試兩種方式，而且?guī)MODEM通信協(xié)議的100M以太網(wǎng)口還可以用于系統(tǒng)應用軟件(APP)的維護與升級。靈活的IP自定制能實現(xiàn)所有外設控制器，簡化了硬件電路。
[0037]優(yōu)選看門狗電路如圖3所示，包括看門狗芯片MAX823、或門電路和計數(shù)器芯片，圖中計數(shù)器芯片是SN74HC393DT，也可以采用其他計數(shù)器芯片。MAX823的VCC引腳與工作電源VCC相連，GND引腳接地，電容C5并接于MAX823的VCC引腳和GND引腳之間，WDI引腳用
于接收喂狗信號，瓦炫^引腳與或門電路的輸入端相連，且瓦泛貯引腳通過電阻Ri接于工作電源VCC，.引腳通過電子開關(guān)SI接地，且I引腳通過電阻R2接于工作電源VCC，或門電路的輸出端與計數(shù)器芯片的CLK端相連，計數(shù)器芯片的輸出端與或門電路的輸入端相連，計數(shù)器芯片的MR引腳用于接收初始化信號。
[0038]看門狗電路工作原理為:
[0039]MAX823 (硬看門狗)的WDI引腳接受“多任務喂狗監(jiān)視系統(tǒng)”的喂狗信號，即中央處理器發(fā)出的喂狗信號，看門狗產(chǎn)生的復位信號不僅重啟系統(tǒng)，同時接入或門電路的輸入端，或門電路的輸出端接計數(shù)器的CLK引腳，計數(shù)器的Q2引腳可以發(fā)出告警信號，同時接入或門電路的輸入端作為閉鎖信號，計數(shù)器的Λ伙引腳可以接入FPGA的PIO腳，由FPGA芯片對其定時初始化。
[0040]“多任務喂狗監(jiān)視系統(tǒng)”是一種基于多任務硬看門狗容錯技術(shù)的軟件系統(tǒng)，保護平臺一般需要運行7?10個任務和2?3個定時中斷，每個任務和中斷均需要對硬看門狗喂狗確?？煽啃裕脚_中的“多任務喂狗監(jiān)視系統(tǒng)”監(jiān)視這些任務的喂狗信號，實時統(tǒng)計每個喂狗信號的狀態(tài)，只有當所有喂狗信號均有效的時候，該系統(tǒng)才對硬看門狗發(fā)出實際的喂狗信號，若某個任務或者中斷出現(xiàn)故障，該系統(tǒng)會自動停止對硬看門狗的喂狗，如果硬看門狗在設定時間內(nèi)沒有被喂狗，則發(fā)出復位(RESET)信號重啟嵌入式系統(tǒng)。即當系統(tǒng)應用軟件(APP)正常工作的時候，F(xiàn)PGA芯片可以不停地發(fā)送計數(shù)器清零信號，復位告警信號；當系統(tǒng)應用軟件(APP)發(fā)生故障時，看門狗電路在設定時間內(nèi)沒有收到“多任務喂狗監(jiān)視系統(tǒng)”的喂狗信號WDI，發(fā)出的復位信號產(chǎn)生脈沖，計數(shù)器對這個脈沖進行計數(shù)；當系統(tǒng)應用軟件(APP)連續(xù)發(fā)生故障無法恢復時，一方面無法發(fā)出初始化信號對計數(shù)器清零，另一方面看門狗電路持續(xù)發(fā)出復位信號，當復位信號的次數(shù)超過4次時，計數(shù)器的Q2腳有效，發(fā)出告警信號，同時該信號將閉鎖CLK的輸入信號，防止計數(shù)器溢出。
[0041]優(yōu)選硬件測頻電路如圖4所示，包括運算放大器和光耦合器，優(yōu)選其型號是TLP114A，圖4中TLP114A各個引腳的定義如下:1—AN0DE (陽極)，3—CATH0DE (陰極)，4一EMITTER (發(fā)射極)，5— COLLECTOR (OUTPUT)集電極(輸出端)，6— VCC (工作電源)。電阻R3一端接待測頻的模擬信號，另一端與運算放大器的反相輸入端相連，運算放大器的同相輸入端接地，運算放大器的輸出端與光耦合器的輸入端I相連，同時運算放大器的輸出端通過電阻R4與+15V電源VDD相連，且運算放大器的輸出端通過電容C6接地，光耦合器的另一輸入端3接入C6和地之間,光I禹合器的一個輸出端4接地,另一個輸出端5通過電阻R5與3.3V電源VCC相連，VCC同時接至光耦合器的工作電源端6。
[0042]通過快速光耦隔離輸出，用自定制的IP核對其高速采樣，并以中斷的方式通知FPGA芯片讀取頻率計算值，而且PCB布局嚴格區(qū)分數(shù)字模擬電路，通過快速光耦跨接在數(shù)字模擬電路間形成明顯隔離帶。
[0043]平臺提供實時時鐘(RTC)用于對時，其中實時時鐘采用軟核實現(xiàn)RTC授時功能，對16.384MHz外部有源時鐘進行四分頻以提供微秒節(jié)拍，根據(jù)微妙節(jié)拍累計進位實現(xiàn)計時功能，中央處理器通過寄存器訪問的方式獲取或修改時鐘。其具有訪問速度快、精度高的特點，為了減少頻繁對RTC進行讀寫操作而帶來的對芯片壽命的影響。
[0044]優(yōu)選外存儲器的五片串行閃存SPIFlash是S25FL064A，將硬件流和系統(tǒng)應用軟件(APP)分開存放，真正達到解耦的目的，避免相互干擾。[0045]可通過硬件鎖(比如跳線)同時在硬件和軟件設計上采用多項安全措施，具體電路圖見圖5:S25FL064A的VCC端接工作電源，并通過電容C7接地，C7用于濾除高頻脈沖干擾，GND端接地，^和SCK分別通過R9和R8接收來自FPGA芯片的片選信號SPLA4CS#和時鐘信號SPLA4SCK，R9和R8分別通過R12和Rll接至高電平VCC，//OLD引腳通過RlO接高電平VCC，若其不接高電平，則SPIFlash處于休眠狀態(tài)；,引腳與硬件鎖Jl的一端相連，且W引腳通過R14與地相連，硬件鎖Jl的另一端通過R13與工作電源VCC相連，SI端通過R7接收寫入數(shù)據(jù)SPLA4SI，F(xiàn)PGA芯片通過R6從SO端讀出數(shù)據(jù)。
[0046]當Jl接通時，束端被拉低，則SPI Flash可以進行寫操作，當Jl斷開時，,端處于無效狀態(tài)，SPI Flash不能進行寫操作，可以對存儲在FLASH里面的程序和數(shù)據(jù)進行保護。同時在硬件和軟件設計上考慮了加硬鎖配合軟鎖的多項安全措施，可有效避免運行過程中對程序的破壞。平臺支 持兩種工作模式UPLOAD和B00TL0AD模式，通過跳線加以識別。
[0047]以上僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或者等效流程變換，或者直接或間接運用在其他相關(guān)的【技術(shù)領(lǐng)域】，均同理包括在本發(fā)明的專利保護范圍內(nèi)。
【權(quán)利要求】
1.一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，包括支持Microblaze軟核的FPGA芯片、內(nèi)存儲器，以及分別通過AXI總線與FPGA芯片相連的外存儲器、并行接口FRAM、cache、AD轉(zhuǎn)換器、硬件測頻電路、看門狗電路、電平轉(zhuǎn)換器、實時時鐘、外置通訊接口、內(nèi)置通訊接口和以太網(wǎng)接口； 所述內(nèi)存儲器是雙倍速率同步動態(tài)隨機存儲器且通過DDR控制器與FPGA芯片相連； 所述外存儲器包括五片串行閃存SPIFlash，分別用于存放定值定義、定值定義備份、平臺硬件流、系統(tǒng)應用軟件和錄波數(shù)據(jù)； 所述并行接口 FRAM通過EMC與AXI總線相連，用于存放操作事件、保護事件及緩存錄波文件； 所述電平轉(zhuǎn)換器用于將5V電壓轉(zhuǎn)換為系統(tǒng)工作所需的3.3V電壓； 所述外置通訊接口是用于工程調(diào)試的RS485接口 ； 所述內(nèi)置通訊接口是用于人機界面通訊的CAN接口，CAN接口通過CAN控制器與AXI總線相連； 所述以太網(wǎng)接口是用于升級程序的LXT971接口。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，所述看門狗電路包括看門狗芯片MAX823、或門電路和計數(shù)器芯片；MAX823的VCC引腳與工作電源VCC相連，GND弓丨腳接地，電容C5并接于MAX823的VCC弓丨腳和GND弓丨腳之間，WDI引腳用于接收喂狗信號 ，引腳與或門電路的輸入端相連，且瓦引腳通過電阻Rl接于工作電源VCC，M引腳通過電子開關(guān)SI接地，且_引腳通過電阻R2接于工作電源VCC，或門電路的輸出端與計數(shù)器芯片的CLK端相連，計數(shù)器芯片的輸出端與或門電路的輸入端相連，計數(shù)器芯片的」腳用于接收初始化信號。
3.根據(jù)權(quán)利要求1所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，所述硬件測頻電路包括運算放大器和光耦合器； 電阻R3 —端接收待測頻的模擬信號，另一端與運算放大器的反相輸入端相連，運算放大器的同相輸入端接地，運算放大器的輸出端與光耦合器的輸入端相連，同時運算放大器的輸出端通過電阻R4與+15V電源VDD相連，且運算放大器的輸出端通過電容C6接地，光耦合器的另一輸入端接入C6和地之間，光耦合器的一個輸出端接地，另一個輸出端通過電阻R5與3.3V電源VCC相連，VCC同時接至光耦合器的工作電源端。
4.根據(jù)權(quán)利要求1所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，用于存放平臺硬件流和系統(tǒng)應用軟件的SPIFlash是S25FL064A，VCC端接工作電源，并通過電容C7接地，GND端接地，巧和SCK分別通過R9和R8接收來自FPGA芯片的片選信號SPLA4CS#和時鐘信號SPLA4SCK，R9和R8分別通過R12和Rll接至高電平VCC，//0ΖΖ)引腳通過RlO接高電平VCC，若其不接高電平，則SPI Flash處于休眠狀態(tài)；,引腳與硬件鎖Jl的一端相連，且r引腳通過RH與地相連，硬件鎖Jl的另一端通過R13與工作電源VCC相連，SI端通過R7接收寫入數(shù)據(jù)SPLA4SI，F(xiàn)PGA芯片通過R6從SO端讀出數(shù)據(jù)。
5.根據(jù)權(quán)利要求1-4任意一項所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，所述實時時鐘采用軟核實現(xiàn)RTC授時功能。
6.根據(jù)權(quán)利要求5所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，所述 SPIFlash 是 8MB。
7.根據(jù)權(quán)利要求6所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，所述內(nèi)存儲器是128MB。
8.根據(jù)權(quán)利要求7所述的一種基于FPGA可重構(gòu)的微機保護的開發(fā)平臺，其特征在于，所述cache是4KB。
【文檔編號】G05B19/042GK103941619SQ201410153820
【公開日】2014年7月23日 申請日期:2014年4月16日 優(yōu)先權(quán)日:2014年4月16日
【發(fā)明者】許學芳, 劉小波, 丁俊健, 劉萬斌, 包明磊 申請人:南京國電南自美卓控制系統(tǒng)有限公司