Soc系統(tǒng)芯片外部晶振判斷電路的制作方法
【專利摘要】本發(fā)明公開了一種SOC系統(tǒng)芯片外部晶振判斷電路，其包括N個寄存器，N為大于或等于2的自然數(shù)，每個寄存器的時鐘輸入端與芯片的外部晶振輸入管腳連接，當(dāng)SOC系統(tǒng)芯片連接有外部晶振時，外部晶振的時鐘通過外部晶振輸入管腳輸入各個寄存器的時鐘輸入端，外部上電復(fù)位信號輸入每個寄存器的復(fù)位端，每個寄存器的輸出端與輸入端依次順序連接，一與第1寄存器復(fù)位后的初始值相反的固定值輸入第1寄存器的輸入端，最后一個寄存器的輸出端輸出判斷信號。本發(fā)明的電路無需修改量產(chǎn)程序，無需外部代碼，通過在SOC系統(tǒng)芯片內(nèi)部設(shè)置至少兩個個寄存器即可實現(xiàn)對有外部晶振方式與無外部晶振方式的自動切換，電路簡單，操作方便。
【專利說明】SOC系統(tǒng)芯片外部晶振判斷電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字電路設(shè)計領(lǐng)域，更具體地涉及一種SOC系統(tǒng)芯片外部晶振判斷電路。

【背景技術(shù)】
[0002]目前，為了節(jié)約成本，減少PCB板上的元器件，大部分SOC系統(tǒng)芯片都會采用無晶振方式，即無需外部晶振，直接在芯片內(nèi)部集成一個振蕩器，提供芯片工作所需時鐘。但是，由于設(shè)計或生產(chǎn)工藝的偏差，有時內(nèi)部振蕩器的時鐘會不符合系統(tǒng)需求，比如頻率太高，或溫漂太大等等。因此，SOC系統(tǒng)芯片通常還會兼容設(shè)置有外部晶振。
[0003]如此使得一般的SOC系統(tǒng)芯片都兼容了有外部晶振和無外部晶振兩種方式，因此當(dāng)SOC系統(tǒng)芯片開始工作時首先需要確定當(dāng)前系統(tǒng)芯片是工作在有外部晶振方式，還是無外部晶振方式。現(xiàn)在一般的做法是在SOC系統(tǒng)芯片內(nèi)置系統(tǒng)時鐘方式選擇寄存器，可以通過MCU的配置選擇使芯片進入對應(yīng)的系統(tǒng)時鐘方式。芯片生產(chǎn)出來后，測試人員首先會確認該芯片內(nèi)部振蕩器是否能夠滿足要求，是否能夠工作在無外部晶振方式下。然后，修改對應(yīng)的量產(chǎn)程序，通過外部代碼配置系統(tǒng)時鐘方式選擇寄存器，最后使芯片進入對應(yīng)的系統(tǒng)時鐘方式。
[0004]但是，現(xiàn)有的操作方式需要修改量產(chǎn)程序，并且必須要SOC系統(tǒng)芯片支持外部代碼。如果SOC系統(tǒng)芯片不支持外部代碼，那么就無法準確的進行系統(tǒng)時鐘方式切換。
[0005]因此，有必要提供一種改進的SOC系統(tǒng)芯片外部晶振判斷電路，該改進的SOC系統(tǒng)芯片外部晶振判斷電路可準確地對SOC系統(tǒng)芯片進行系統(tǒng)時鐘方式的切換。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的是提供一種SOC系統(tǒng)芯片外部晶振判斷電路，本發(fā)明的電路無需修改量產(chǎn)程序，無需外部代碼，通過在SOC系統(tǒng)芯片內(nèi)部設(shè)置至少兩個個寄存器即可實現(xiàn)對有外部晶振方式與無外部晶振方式的自動切換，電路簡單，操作方便。
[0007]為實現(xiàn)上述目的，本發(fā)明提供一種SOC系統(tǒng)芯片外部晶振判斷電路，其包括N個寄存器，N為大于或等于2的自然數(shù)，每個所述寄存器的時鐘輸入端與芯片的外部晶振輸入管腳連接，當(dāng)所述SOC系統(tǒng)芯片連接有外部晶振時，外部晶振的時鐘通過所述外部晶振輸入管腳輸入各個所述寄存器的時鐘輸入端，當(dāng)所述SOC系統(tǒng)芯片未連接有外部晶振時，所述外部晶振輸入管腳連接一固定電平，所述固定電平通過所述外部晶振輸入管腳輸入各個所述寄存器的時鐘輸入端，外部上電復(fù)位信號輸入每個所述寄存器的復(fù)位端，每個所述寄存器的輸出端與輸入端依次順序連接，一與所述第I寄存器復(fù)位后的初始值相反的固定值輸入所述第I寄存器的輸入端，最后一個寄存器的輸出端輸出判斷信號。
[0008]較佳地，各個所述寄存器具有完全相同的結(jié)構(gòu)特征。
[0009]較佳地，上電后，所述外部上電復(fù)位信號對每個所述寄存器進行復(fù)位，且每個所述寄存器復(fù)位后的初始值均相同。
[0010]較佳地，所述寄存器為3個，每個所述寄存器復(fù)位后的初始值的相反值輸入所述第I寄存器的輸入端，所述第I寄存器的輸出端與所述第2寄存器的輸入端連接，所述第2寄存器的輸出端與所述第3寄存器的輸入端連接，所述第3寄存器的輸出端輸出判斷信號。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明的SOC系統(tǒng)芯片外部晶振判斷電路，在SOC系統(tǒng)芯片內(nèi)部設(shè)置至少兩個寄存器，每個所述寄存器的時鐘輸入端與芯片的外部晶振輸入管腳連接，且每個所述寄存器的輸出端與輸入端依次順序連接，一與所述第I寄存器復(fù)位后的初始值相反的固定值輸入所述第I寄存器的輸入端，最后一個寄存器的輸出端輸出判斷信號；使得在所述SOC系統(tǒng)芯片連接有外部晶振時，各個所述寄存器的輸入與輸出均相同且固定為所述第I寄存器復(fù)位后的初始值相反的固定值，而當(dāng)所述SOC系統(tǒng)芯片未連接有外部晶振時，各個所述寄存器的輸出為其復(fù)位后的初始值，與所述第I寄存器的輸入并不相同；因此，在本發(fā)明的SOC系統(tǒng)芯片外部晶振判斷電路中通過判斷最后一個寄存器的輸出與所述第I寄存器的輸入是否相同即可快速而簡單的判斷所述SOC系統(tǒng)芯片是否有連接外部晶振，從而實現(xiàn)在有外部晶振方式與無外部晶振方式的之間的簡單自如的自動切換。
[0012]通過以下的描述并結(jié)合附圖，本發(fā)明將變得更加清晰，這些附圖用于解釋本發(fā)明的實施例。

【專利附圖】

【附圖說明】
[0013]圖1為本發(fā)明的SOC系統(tǒng)芯片外部晶振判斷電路的電路結(jié)構(gòu)圖。
[0014]圖2為本發(fā)明SOC系統(tǒng)芯片外部晶振判斷電路的一個具體實施例的電路結(jié)構(gòu)圖。

【具體實施方式】
[0015]現(xiàn)在參考附圖描述本發(fā)明的實施例，附圖中類似的元件標(biāo)號代表類似的元件。如上所述，本發(fā)明提供了一種SOC系統(tǒng)芯片外部晶振判斷電路，本發(fā)明的電路無需修改量產(chǎn)程序，無需外部代碼，通過在芯片內(nèi)部設(shè)置至少兩個個寄存器即可實現(xiàn)對有外部晶振方式與無外部晶振方式的自動切換，電路結(jié)構(gòu)簡單，操作方便。
[0016]請參考圖1，圖1為本發(fā)明的SOC系統(tǒng)芯片外部晶振判斷電路的電路結(jié)構(gòu)圖。如圖所示，本發(fā)明的判斷芯片外部晶振的電路包括N個寄存器(RE1、RE2、……RE(N)), N為大于或等于2的自然數(shù)，S卩，在本發(fā)明中，所述寄存器至少為2個，當(dāng)然在具體應(yīng)用中，只需在保證最后輸出結(jié)果的精度，所述寄存器的個數(shù)可依實際而具體選擇。每個所述寄存器(RE1、RE2、……RE(N))的時鐘輸入端CK與芯片的外部晶振輸入管腳連接；iS0C系統(tǒng)芯片的外部晶振輸入管腳連接有外部晶振時，外部晶振通過所述外部晶振輸入管腳將其時鐘信號ckl輸入各個所述寄存器(RE1、RE2、……RE(N))的時鐘輸入端CK，使得各個所述寄存器(RE1、RE2、……RE(N))可正常進行數(shù)據(jù)傳輸；當(dāng)SOC系統(tǒng)芯片的外部晶振輸入管腳未連接有外部晶振時，所述外部晶振輸入管腳連接一固定電平vol，從而各個所述寄存器(RE1、RE2、……RE(N))并不進行數(shù)據(jù)傳輸，僅固定輸出其初始值。外部上電復(fù)位信號RSTn輸入每個所述寄存器(RE1、RE2、……RE(N))的復(fù)位端Sn，從而當(dāng)系統(tǒng)芯片上電時，所述外部上電復(fù)位信號RSTn使得每個所述寄存器(RE1、RE2、……RE(N))復(fù)位到初始值，且在本發(fā)明的優(yōu)選實施方式中，每個所述寄存器(RE1、RE2、……RE(N))均具有完全相同的結(jié)構(gòu)特征，因此，復(fù)位后的初始值均相同，均為I或O。每個所述寄存器的輸出端D與輸入端Q依次順序連接，具體如圖1所示，所述第I寄存器REl的輸出端D與第2寄存器RE2的輸入端Q連接，所述第2寄存器RE2的輸出端D與第3寄存器RE3的輸入端Q連接，所述第i寄存器RE (i)的輸出端D與第i+Ι寄存器RE(i+l)的輸入端Q連接，ie (3，N_1)。一與所述第I寄存器REl的初始值相反的固定值ini輸入所述第I寄存器REl的輸入端D ;在本發(fā)明的優(yōu)選實施方式中，每個所述寄存器(RE1、RE2、……RE(N))復(fù)位后的初始值均相同，也即輸入所述第I寄存器REl的固定值ini為每個所述寄存器(RE1、RE2、……RE(N))初始值的相反值，當(dāng)每個所述寄存器(RE1、RE2、……RE(N))初始值為O時，輸入所述第I寄存器REl的所述固定值ini即為I，當(dāng)每個所述寄存器(RE1、RE2、……RE(N))初始值為I時，輸入所述第I寄存器REl的所述固定值ini即為O。最后一個寄存器RE (N)的輸出端Q輸出判斷信號out ;在本發(fā)明中，當(dāng)所述SOC系統(tǒng)芯片連接有外部晶振時，輸入所述第I寄存器REl的固定值ini被依次相互傳輸，最后，由最后一個寄存器RE (N)的輸出端輸出(即判斷信號out);而當(dāng)所述SOC系統(tǒng)芯片未連接有外部晶振時，各個所述寄存器的輸出均為其復(fù)位后的初始值，與所述第I寄存器REl的輸入并不相同，即判斷信號out與固定值ini并不一致；因此，在本發(fā)明的SOC系統(tǒng)芯片外部晶振判斷電路中通過判斷最后一個寄存器RE (N)的輸出與所述第I寄存器REl的輸入是否相同即可快速而簡單的判斷所述SOC系統(tǒng)芯片是否有連接外部晶振，從而實現(xiàn)在有外部晶振方式與無外部晶振方式的之間的簡單自如的自動切換。
[0017]下面請再結(jié)合圖2，描述本發(fā)明SOC系統(tǒng)芯片外部晶振判斷電路的具體工作過程。如圖2所示，在該實施例中，所述SOC系統(tǒng)芯片外部晶振判斷電包括3個寄存器REl、RE2、RE3，第I寄存器REl的輸出端Q與第2寄存器RE2的輸入端D連接，第2寄存器RE2的輸出端Q與第3寄存器RE3的輸入端D連接。當(dāng)系統(tǒng)芯片上電復(fù)位時，3個寄存器RE1、RE2、RE3復(fù)位為初始值“O”。若所述外部晶振輸入管腳連接有外部晶振，使得3個寄存器RE1、RE2、RE3的時鐘輸入端均有時鐘信號elk輸入，此時輸入所述第I個寄存器REl輸入端D的固定值為“1”，則，整個電路會將第I個寄存器REl的輸入“I” 一個一個寄存器傳輸，一直傳輸?shù)降?個寄存器RE3輸出，并且各個寄存器的輸入與輸出一直穩(wěn)定為“I” ;相同地，當(dāng)各存器的復(fù)位初始值為“ I ”，則在所述外部晶振輸入管腳連接有外部晶振的情況下，各個所述寄存器的輸入與輸出均為“O” ；從而通過判斷第各個所述寄存器的輸入與輸出一致且與其復(fù)位初始值相反，即可控制所述SOC系統(tǒng)芯片自動切換進入有外部晶振方式。若所述外部晶振輸入管腳未連接有外部晶振，按本領(lǐng)域的常規(guī)設(shè)計，會將外部晶振輸入管腳連接至一固定電平vol，則各個寄存器RE1、RE2、RE3的時鐘輸入端均無時鐘信號輸入，各個寄存器REU RE2、RE3的輸出端則恒定輸出其復(fù)位的初始值，而并不是第I個寄存器REl輸入的初始值的相反值；從而同樣地，通過判斷第各個所述寄存器的輸出與所述第I寄存器REl的輸入不一至且與其復(fù)位初始值相同，即可控制所述SOC系統(tǒng)芯片自動切換進入無外部晶振方式。
[0018]以上結(jié)合最佳實施例對本發(fā)明進行了描述，但本發(fā)明并不局限于以上揭示的實施例，而應(yīng)當(dāng)涵蓋各種根據(jù)本發(fā)明的本質(zhì)進行的修改、等效組合。
【權(quán)利要求】
1.一種SOC系統(tǒng)芯片外部晶振判斷電路，其特征在于，包括N個寄存器，N為大于或等于2的自然數(shù)，每個所述寄存器的時鐘輸入端與芯片的外部晶振輸入管腳連接，當(dāng)所述SOC系統(tǒng)芯片連接有外部晶振時，外部晶振的時鐘通過所述外部晶振輸入管腳輸入各個所述寄存器的時鐘輸入端，當(dāng)所述SOC系統(tǒng)芯片未連接有外部晶振時，所述外部晶振輸入管腳連接一固定電平，所述固定電平通過所述外部晶振輸入管腳輸入各個所述寄存器的時鐘輸入端，外部上電復(fù)位信號輸入每個所述寄存器的復(fù)位端，每個所述寄存器的輸出端與輸入端依次順序連接，一與所述第I寄存器復(fù)位后的初始值相反的固定值輸入所述第I寄存器的輸入端，最后一個寄存器的輸出端輸出判斷信號。
2.如權(quán)利要求1所述的SOC系統(tǒng)芯片外部晶振判斷電路，其特征在于，各個所述寄存器具有完全相同的結(jié)構(gòu)特征。
3.如權(quán)利要求2所述的SOC系統(tǒng)芯片外部晶振判斷電路，其特征在于，上電后，所述外部上電復(fù)位信號對每個所述寄存器進行復(fù)位，且每個所述寄存器復(fù)位后的初始值均相同。
4.如權(quán)利要求3所述的SOC系統(tǒng)芯片外部晶振判斷電路，其特征在于，所述寄存器為3個，每個所述寄存器復(fù)位后的初始值的相反值輸入所述第I寄存器的輸入端，所述第I寄存器的輸出端與所述第2寄存器的輸入端連接，所述第2寄存器的輸出端與所述第3寄存器的輸入端連接，所述第3寄存器的輸出端輸出判斷信號。
【文檔編號】G05B19/042GK104238413SQ201410452820
【公開日】2014年12月24日 申請日期:2014年9月5日 優(yōu)先權(quán)日:2014年9月5日
【發(fā)明者】楊修 申請人:四川和芯微電子股份有限公司