適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型涉及一種適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取方法及一種采用該方法的像素?cái)?shù)據(jù)讀取電路，所述方法為將當(dāng)前像素的絕對(duì)值與相鄰像素的絕對(duì)值進(jìn)行差分運(yùn)算形成相應(yīng)的差值，將該差值進(jìn)行模數(shù)轉(zhuǎn)化，以該差值數(shù)據(jù)或計(jì)算獲得的相應(yīng)絕對(duì)值數(shù)據(jù)作為當(dāng)前像素的數(shù)據(jù)輸出。所述電路包括采樣保持電路、差分放大電路、ADC、DAC和可編程控制器，所述差分放大器的一個(gè)輸入端接入所述采樣保持電路的輸出信號(hào)，另一個(gè)輸入端接入DAC的輸出信號(hào)，所述ADC的輸入端接入所述差分放大器輸出的差分信號(hào)。本實(shí)用新型可利用位數(shù)較小的ADC完成高精度的讀出并降低同樣質(zhì)量數(shù)據(jù)傳輸對(duì)帶寬的需求，主要用于非晶硅平板探測(cè)器及其他適宜平板探測(cè)器的像素?cái)?shù)據(jù)讀取。
【專(zhuān)利說(shuō)明】適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取電路，主要用于非晶硅平板探測(cè)器及其他適宜平板探測(cè)器的像素?cái)?shù)據(jù)讀取，特別是醫(yī)用X射線檢測(cè)。

【背景技術(shù)】
[0002]現(xiàn)有非晶硅平板探測(cè)器中，行列選通電路依次將各個(gè)像素上積累的電荷耦合到采樣保持電路并由ADC轉(zhuǎn)換為數(shù)字信號(hào)，為了獲得足夠高的測(cè)量精度，需要ADC有足夠高的位數(shù)，現(xiàn)有ADC主要類(lèi)型包括積分型、逐次逼近型、并行比較型/串并行型、Σ-Λ調(diào)制型、電容陣列逐次比較型及壓頻變換，高位數(shù)的ADC不僅轉(zhuǎn)換速度較慢，還給數(shù)據(jù)傳輸帶來(lái)較大壓力，這兩個(gè)因素限制了高精度平板探測(cè)器讀出速度的提升，而增加ADC和數(shù)據(jù)傳輸總線的數(shù)目盡管也可以增加整體的讀出速度，但由于成本、空間和系統(tǒng)復(fù)雜度的限制，不能無(wú)限制的增加ADC數(shù)目。
實(shí)用新型內(nèi)容
[0003]為克服現(xiàn)有技術(shù)的上述缺陷，本實(shí)用新型提供了一種適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取電路，可利用位數(shù)較小的ADC完成高精度的讀出并降低同樣質(zhì)量數(shù)據(jù)傳輸對(duì)帶寬的需求。
[0004]本實(shí)用新型所采用的技術(shù)方案:
[0005]一種適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取電路，其包括采樣保持電路、差分放大電路、ADC、DAC和可編程控制器，所述差分放大器的一個(gè)輸入端接入所述采樣保持電路的輸出，另一個(gè)輸入端接入DAC的輸出，所述ADC的輸入端接入所述差分放大器輸出的差分信號(hào),所述可編程控制器設(shè)有用于連接數(shù)據(jù)接口電路的數(shù)據(jù)輸出端、用于連接采樣保持電路的采樣控制信號(hào)輸出端和用于連接DAC的參考數(shù)據(jù)輸出端。
[0006]優(yōu)選地，所述采樣保持電路的輸入端連接選通電路的耦合電壓信號(hào)輸出端。
[0007]優(yōu)選地，所述可編程控制器為FPGA。
[0008]優(yōu)選地，所述ADC為相互并聯(lián)的兩個(gè)，其中一個(gè)具有較高的位數(shù)，用于絕對(duì)值信號(hào)的模數(shù)轉(zhuǎn)換，另一個(gè)具有較低的位數(shù)，用于差值信號(hào)的模數(shù)轉(zhuǎn)換。
[0009]本實(shí)用新型的有益效果:利用醫(yī)用X射線平板探測(cè)器及其他適宜場(chǎng)合下相鄰像素變化量較小的特點(diǎn)，對(duì)相鄰像素的差分量進(jìn)行讀出取代傳統(tǒng)的對(duì)每個(gè)像素的絕對(duì)值進(jìn)行讀出，在達(dá)到相同讀出精度的情況下使用位深較小的ADC并獲得更快的讀出速度，使性能得以大幅度提升，對(duì)于相鄰像素變化量大于全量程1/2""1而小于l/2m時(shí)，使用η位的ADC及n+m位的DAC可以達(dá)到使用n+m位的ADC相同的分辨率，而此時(shí)傳輸?shù)臄?shù)據(jù)量為使用常規(guī)ADC讀出所需傳輸?shù)臄?shù)據(jù)量的n/(n+m)，當(dāng)數(shù)據(jù)傳輸為系統(tǒng)速度主要瓶頸時(shí)，該實(shí)用新型可以提高系統(tǒng)速度(m/n)*100%。例如，當(dāng)相鄰像素變化量小于量程的10%，若要達(dá)到14位分辨，則可以使用11位ADC，傳輸速度可以提高27%。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0010]圖1是本實(shí)用新型涉及的一種電路圖；
[0011]圖2是本實(shí)用新型涉及的另一種電路圖；
[0012]圖3是本實(shí)用新型涉及的第三種電路圖。

【具體實(shí)施方式】
[0013]如圖1-3所示，本實(shí)用新型的主要硬件構(gòu)成包括采樣保持電路、差分放大電路、ADC、DAC和FPGA，由選通電路耦合來(lái)的電壓信號(hào)通過(guò)Vin端接入采樣保持電路，保持住的電壓信號(hào)通過(guò)差分放大器與DAC (數(shù)模轉(zhuǎn)換器)輸出的參考電壓進(jìn)行差分；差分結(jié)果送到ADC(模數(shù)轉(zhuǎn)換器)轉(zhuǎn)換為數(shù)字信號(hào)，該數(shù)字信號(hào)由FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)讀入，并送到數(shù)據(jù)接口向外傳輸，同時(shí)FPGA根據(jù)DAC的設(shè)定值與ADC的讀入值計(jì)算出輸入信號(hào)的絕對(duì)值，存儲(chǔ)該絕對(duì)值，并在后續(xù)相應(yīng)差分運(yùn)算中經(jīng)DAC轉(zhuǎn)換成模擬信號(hào)后，作為相應(yīng)像素的參考電壓。
[0014]所述FPGA控制整個(gè)過(guò)程的運(yùn)行。
[0015]所述采用保持電路、差分放大電路、ADC、DAC和FPGA可以采用任意適宜的現(xiàn)有技術(shù)。
[0016]在上述技術(shù)方案的基礎(chǔ)上，還可以進(jìn)行下列任意一項(xiàng)或任意多項(xiàng)改進(jìn):
[0017](a) FPGA換為其他類(lèi)型的可編程控制器/設(shè)備(例如專(zhuān)用集成電路ASIC)用于實(shí)現(xiàn)相同功能。
[0018](b)新增一個(gè)位數(shù)較高的ADC用于直接測(cè)量第一個(gè)像素的絕對(duì)值，并將該絕對(duì)值用于后續(xù)相應(yīng)的運(yùn)算。
[0019](c)利用位數(shù)較高的ADC，在測(cè)量第一個(gè)像素時(shí)使用全量程或較多位數(shù)，而在測(cè)量差值時(shí)只利用一部分位寬(采用較少位寬的ADC)。
[0020]如圖3所示，當(dāng)設(shè)有一個(gè)較高位數(shù)的ADC2和一個(gè)較低位數(shù)ADCl時(shí)，這兩個(gè)ADC相互并聯(lián)，在FPGA的控制下進(jìn)行各自相應(yīng)的工作。
[0021]本實(shí)用新型的基本工作原理和工作方法可以為:將當(dāng)前像素的絕對(duì)值與已有的相鄰像素的絕對(duì)值進(jìn)行比較，生成當(dāng)前像素的絕對(duì)值與所述相鄰像素的絕對(duì)值之間的差值，將該差值進(jìn)行模數(shù)轉(zhuǎn)化生成相應(yīng)的差值數(shù)據(jù)，以該差值數(shù)據(jù)作為所述當(dāng)前像素的數(shù)據(jù)輸出，或者依此差值數(shù)據(jù)及所述相鄰像素的絕對(duì)值數(shù)據(jù)計(jì)算所述當(dāng)前像素的絕對(duì)值數(shù)據(jù)，以計(jì)算獲得的所述當(dāng)前像素的絕對(duì)值數(shù)據(jù)作為所述當(dāng)前像素的數(shù)據(jù)輸出。
[0022]優(yōu)選地，所述相鄰像素為下列任意一種:
[0023](I)同一幀圖像中，與所述當(dāng)前像素位于同一行的相鄰像素；
[0024](2)同一幀圖像中，與所述當(dāng)前像素位于同一列的相鄰像素；
[0025](3)相鄰幀圖像中，與所述當(dāng)前像素位于同一位點(diǎn)的像素。
[0026]優(yōu)選地，以采樣保持電路采集當(dāng)前像素的絕對(duì)值并送入差分放大器，以DAC將來(lái)自所述可編程控制器的所述相鄰像素的絕對(duì)值數(shù)據(jù)轉(zhuǎn)換為所述相鄰像素的絕對(duì)值并送入所述的差分放大器，所述差分放大器對(duì)來(lái)自采樣保持電路的所述當(dāng)前像素的絕對(duì)值和來(lái)自DAC的所述相鄰像素的絕對(duì)值就行差分運(yùn)算，生成相應(yīng)的差值，該差值經(jīng)ADC轉(zhuǎn)換后形成所述當(dāng)前像素的差值數(shù)據(jù)進(jìn)入所述的可編程控制器，所述可編程控制器依據(jù)所述當(dāng)前像素的差值數(shù)據(jù)和所述相鄰像素的絕對(duì)值數(shù)據(jù)計(jì)算獲得所述當(dāng)前像素的絕對(duì)值數(shù)據(jù)，以所述當(dāng)前像素的差值數(shù)據(jù)或絕對(duì)值數(shù)據(jù)作為所述當(dāng)前像素的數(shù)據(jù)輸出。
[0027]優(yōu)選地，所述可編程控制器為FPGA，所述像素的絕對(duì)值為由選通電路耦合來(lái)的涉及該像素的電壓。
[0028]優(yōu)選地，所述可編程控制器存儲(chǔ)其計(jì)算獲得的當(dāng)前像素的絕對(duì)值數(shù)據(jù)，以備后續(xù)數(shù)據(jù)處理時(shí)使用，例如，在后續(xù)進(jìn)行某像素的讀數(shù)時(shí)，以現(xiàn)在的所述當(dāng)前像素為該后續(xù)讀數(shù)的像素的相鄰像素。
[0029]優(yōu)選地，用于非晶硅平板探測(cè)器，在逐行讀取單一幀圖像的情形下，包含下列步驟:
[0030](a) FPGA控制采樣保持電路中的相應(yīng)場(chǎng)效應(yīng)管斷開(kāi)，然后控制平板探測(cè)器讀出驅(qū)動(dòng)電路選通第一個(gè)像素，F(xiàn)PGA輸出初始值數(shù)據(jù)到DAC ；
[0031](b)ADC讀入差分信號(hào)并將生成的差值數(shù)據(jù)傳輸給FPGA ；
[0032](c) FPGA判斷ADC信號(hào)是否飽和，若飽和則設(shè)置DAC值為當(dāng)前值加ADC值并返回步驟(b)，若沒(méi)有飽和則輸出第一個(gè)像素絕對(duì)值并進(jìn)入步驟(d);
[0033](d) FPGA控制采樣保持電路中的相應(yīng)場(chǎng)效應(yīng)管導(dǎo)通，釋放采樣保持電路中的電容的電量，并再次斷開(kāi)相應(yīng)場(chǎng)效應(yīng)管；然后控制平板探測(cè)器讀出驅(qū)動(dòng)電路選通下一個(gè)像素；
[0034](e) ADC讀入差分信號(hào)(差值)并將生成該像素的差值數(shù)據(jù)傳輸給FPGA ；
[0035](f)FPGA計(jì)算出該像素的絕對(duì)值數(shù)據(jù)，輸出該像素的所述差值數(shù)據(jù)至數(shù)據(jù)接口電路或者輸出該像素的絕對(duì)值數(shù)據(jù)至數(shù)據(jù)接口電路；
[0036](g)若該像素為該行最后一個(gè)像素，則設(shè)置下一個(gè)像素為下一行的第一個(gè)像素，并將當(dāng)前行第一個(gè)像素的絕對(duì)值數(shù)據(jù)輸出到DAC，否則輸出當(dāng)前像素的絕對(duì)值數(shù)據(jù)到DACj^DAC轉(zhuǎn)換后作為所述下一個(gè)像素差分運(yùn)算的相鄰像素的絕對(duì)值；
[0037](h)若為本幀最后一個(gè)像素則結(jié)束，否則重復(fù)步驟(d)- (f)0
[0038]優(yōu)選地，當(dāng)讀取連續(xù)幀圖像時(shí)，第一幀圖像的讀取方式與同單一幀，后續(xù)幀圖像讀取第一個(gè)像素值時(shí)DAC的初始值設(shè)置為上一幀圖像第一個(gè)像素的絕對(duì)值，其他像素的讀取方式與上述單一幀圖像的讀取方式相同。
[0039]優(yōu)選地，對(duì)于第一個(gè)像素，直接測(cè)量其絕對(duì)值并使用一個(gè)位數(shù)較高的ADC進(jìn)行所述第一個(gè)像素的絕對(duì)值的模數(shù)轉(zhuǎn)換，將該絕對(duì)值用于后續(xù)相應(yīng)像素的差值計(jì)算，對(duì)于后續(xù)的像素，計(jì)算其與相鄰像素的差值，使用具有較少位寬的ADC進(jìn)行所述差值的模數(shù)轉(zhuǎn)換。
[0040]本說(shuō)明書(shū)公開(kāi)的各優(yōu)選技術(shù)手段，除特別說(shuō)明外及一個(gè)優(yōu)選技術(shù)手段為另一技術(shù)手段的進(jìn)一步限定外，均可以任意組合，形成若干不同的技術(shù)方案。
【權(quán)利要求】
1.一種適于平板探測(cè)器的像素?cái)?shù)據(jù)讀取電路，其特征在于包括采樣保持電路、差分放大電路、ADC、DAC和可編程控制器，所述差分放大器的一個(gè)輸入端接入所述采樣保持電路的輸出，另一個(gè)輸入端接入DAC的輸出，所述ADC的輸入端接入所述差分放大器輸出的差分信號(hào)，所述可編程控制器設(shè)有用于連接數(shù)據(jù)接口電路的數(shù)據(jù)輸出端、用于連接采樣保持電路的采樣控制信號(hào)輸出端和用于連接DAC的參考數(shù)據(jù)輸出端。
2.如權(quán)利要求1所述的數(shù)據(jù)讀取電路，其特征在于所述采樣保持電路的輸入端連接選通電路的耦合電壓信號(hào)輸出端。
3.如權(quán)利要求2所述的數(shù)據(jù)讀取電路，其特征在于所述可編程控制器為FPGA。
4.如權(quán)利要求1、2或3所述的數(shù)據(jù)讀取電路，其特征在于所述ADC為相互并聯(lián)的兩個(gè)，其中一個(gè)具有較高的位數(shù)，用于絕對(duì)值信號(hào)的模數(shù)轉(zhuǎn)換，另一個(gè)具有較低的位數(shù)，用于差值信號(hào)的模數(shù)轉(zhuǎn)換。
【文檔編號(hào)】G05B19/042GK204215185SQ201420550944
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2014年9月24日 優(yōu)先權(quán)日:2014年8月28日
【發(fā)明者】曹文田, 皺宇斌 申請(qǐng)人:北京海思威科技有限公司