一種高精度可重構(gòu)數(shù)字延時線的制作方法
【專利摘要】一種高精度可重構(gòu)數(shù)字延時線，包括有A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器輸出端與延時單元輸入端相連，延時單元輸入端與控制單元輸出端相連，延時單元輸出端與D/A轉(zhuǎn)換器相連；A/D轉(zhuǎn)換器將輸入的需要延時的模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號輸出給FPGA中的延時單元，延時單元根據(jù)控制單元的指令設(shè)置延時時間，將延時后的數(shù)字信號輸出給D/A轉(zhuǎn)換器；具有總延遲時間長、延長精度高、可重構(gòu)、結(jié)構(gòu)緊湊和通用性強(qiáng)的特點(diǎn)。
【專利說明】一種高精度可重構(gòu)數(shù)字延時線

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種數(shù)字延時線，特別涉及一種高精度可重構(gòu)數(shù)字延時線。

【背景技術(shù)】
[0002]數(shù)字延遲線用于將電信號延時一段時間的元件或器件。數(shù)字延遲線廣泛應(yīng)用于各類電子和通信系統(tǒng)中，如雷達(dá)目標(biāo)回波信號模擬系統(tǒng)、相控陣?yán)走_(dá)系統(tǒng)、時間數(shù)字化系統(tǒng)以及同步通信系統(tǒng)等。一般來說，延遲單元分為專用和通用兩大類。專用的延遲線如AD9501,他采用模擬器件實(shí)現(xiàn)，精度可達(dá)10 ps級，但是其動態(tài)范圍小于10us。專用延遲線總的來講，存在總延遲時間短，延遲步長不可調(diào)整，控制不靈活的缺陷。通用的延遲單元一般采用可編程邏輯器件來實(shí)現(xiàn)，具有動態(tài)范圍大，設(shè)計簡單可靠的優(yōu)點(diǎn)，但是其延遲精度卻受到器件工作時鐘的影響，一般在ns級別。在雷達(dá)目標(biāo)回波信號模擬系統(tǒng)、相控陣?yán)走_(dá)系統(tǒng)系統(tǒng)中，要求延時線的總延遲時間遠(yuǎn)大于10us，并且要求延時步長可精確調(diào)整。


【發(fā)明內(nèi)容】

[0003]為了克服上述現(xiàn)有技術(shù)的不足，本實(shí)用新型的目的在于提供一種高精度可重構(gòu)數(shù)字延時線，具有總延遲時間長、延長精度高、可重構(gòu)、結(jié)構(gòu)緊湊和通用性強(qiáng)的特點(diǎn)。
[0004]為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案是:一種高精度可重構(gòu)數(shù)字延時線，包括有A/D轉(zhuǎn)換器，A/D轉(zhuǎn)換器的輸出端與延時單兀的輸入端相連,延時單兀的輸入端與控制單元的輸出端相連，延時單元的輸出端與D/A轉(zhuǎn)換器相連。
[0005]本實(shí)用新型具有以下優(yōu)點(diǎn):由于采用了高性能FPGA芯片，系統(tǒng)能夠?qū)崿F(xiàn)人機(jī)交互，能夠自動檢測輸入模擬信號的關(guān)鍵參數(shù)，同時能夠顯示需要的參數(shù)，并根據(jù)這些參數(shù)進(jìn)行故障預(yù)診斷和故障實(shí)時診斷。系統(tǒng)一改傳統(tǒng)數(shù)字延時線的方案，采用高性能FPGA芯片及高速率、高分辨率的AD和DA器件，解決了專用延遲線總的來講，存在總延遲時間短，延遲步長不可調(diào)整，控制不靈活的缺陷。具有I)總延遲時間可以達(dá)到10ms以上；2)高精度:延遲步長精度在5ns，輸入信號頻率最高380 MHz，輸入信號精度為14bit ;3)可重構(gòu):在5ns延遲步長精度下重構(gòu)延遲時間的特點(diǎn)。同時本產(chǎn)品具有結(jié)構(gòu)緊湊、通用性強(qiáng)的特點(diǎn)。

【專利附圖】

【附圖說明】
[0006]圖1為本實(shí)用新型原理框圖。

【具體實(shí)施方式】
[0007]下面結(jié)合附圖對本實(shí)用新型的工作原理作進(jìn)一步詳細(xì)說明。
[0008]參見圖1，一種高精度可重構(gòu)數(shù)字延時線，包括有A/D轉(zhuǎn)換器3，A/D轉(zhuǎn)換器3輸出端與延時單元2輸入端相連，延時單元2輸入端與控制單元I輸出端相連，延時單元2輸出端與D/A轉(zhuǎn)換器4相連。
[0009]該數(shù)字延遲線系統(tǒng)基于高速率、高分辨率的AD和DA器件；采用大規(guī)模、高速的高性能FPGA芯片?；驹砣鐖D1所示。
[0010]所述的控制單元負(fù)責(zé)延時時間控制及控制信息交互；延時單元負(fù)責(zé)對數(shù)據(jù)進(jìn)行精確的延時；A/D轉(zhuǎn)換器將輸入的需要延時模擬信號轉(zhuǎn)換為數(shù)字信號；D/A轉(zhuǎn)換器將延時后的數(shù)字信號轉(zhuǎn)換為模擬信號輸出。
[0011]本實(shí)用新型的工作原理是:
[0012]A/D轉(zhuǎn)換器將輸入的需要延時的模擬信號轉(zhuǎn)換為數(shù)字信號，并將數(shù)字信號輸出給FPGA中的延時單元，延時單元根據(jù)控制單元的指令設(shè)置延時時間，將延時后的數(shù)字信號輸出給D/A轉(zhuǎn)換器，從而完成將需要延時的模擬信號延時一段時間后輸出的功能要求。
【權(quán)利要求】
1.一種高精度可重構(gòu)數(shù)字延時線，其特征在于，包括有八/0轉(zhuǎn)換器(3),八/0轉(zhuǎn)換器(3)的輸出端與延時單元(2)的輸入端相連，延時單元(2)的輸入端與控制單元(1)的輸出端相連，延時單元(2)的輸出端與0/八轉(zhuǎn)換器(4)相連。
【文檔編號】G05B19/042GK204155102SQ201420651374
【公開日】2015年2月11日 申請日期:2014年11月4日 優(yōu)先權(quán)日:2014年11月4日
【發(fā)明者】廖宏賓, 付建群 申請人:西安法拉第電子科技有限公司