本申請(qǐng)涉及帶隙基準(zhǔn)電路技術(shù)領(lǐng)域，尤其涉及一種電流補(bǔ)償裝置以及帶隙基準(zhǔn)電路。

背景技術(shù)：

帶隙基準(zhǔn)是利用一個(gè)與溫度成正比的電壓與一個(gè)與溫度成反比的電壓之和，二者溫度系數(shù)相互抵消，實(shí)現(xiàn)與溫度無關(guān)的電壓基準(zhǔn)，約為1.25V。因?yàn)槠浠鶞?zhǔn)電壓與硅的帶隙電壓差不多，因而稱為帶隙基準(zhǔn)。

通常情況下帶隙基準(zhǔn)電路包括至少三個(gè)電阻，分別用R1～R3標(biāo)識(shí)，雙極型晶體管Q1和Q2，以及一個(gè)運(yùn)算放大器VP，其結(jié)構(gòu)組成以及連接方式具體可參見圖1所示，運(yùn)算放大器VP存在一定的輸入失配偏差電壓，會(huì)影響帶隙基準(zhǔn)電路的輸出電壓精度。通過低失配偏差電壓(Offset)設(shè)計(jì)技術(shù)，可以減小運(yùn)算放大器的輸入失配偏差電壓的影響。實(shí)踐中發(fā)現(xiàn)，即使消除運(yùn)算放大器的輸入失配偏差電壓的影響，仍然帶隙基準(zhǔn)電壓存在一定的不準(zhǔn)確性。

技術(shù)實(shí)現(xiàn)要素：

本申請(qǐng)實(shí)施例中提供了一種電流補(bǔ)償裝置以及一種電流補(bǔ)償裝置以及帶隙基準(zhǔn)電路，用于提高帶隙基準(zhǔn)電壓的準(zhǔn)確性。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面，提供了一種電流補(bǔ)償裝置，包括：復(fù)制模塊，用于獲得外部輸入信號(hào)，并對(duì)所述外部輸入信號(hào)進(jìn)行等效轉(zhuǎn)換，獲得等效電流；分流模塊，基于所述復(fù)制模塊轉(zhuǎn)換的等效電流生成第一分支電流和第二分支電流；第一調(diào)節(jié)信號(hào)生成模塊，獲得所述分流模塊生成的第一分支電流，將所述第一分支電流轉(zhuǎn)換為第一調(diào)節(jié)信號(hào)；第二調(diào)節(jié)信號(hào)生成模塊，獲得所述分流模塊生成的第二分支電流，將所述第一分支電流轉(zhuǎn)換為第二調(diào)節(jié)信號(hào)；其中，所述第一調(diào)節(jié)信號(hào)和第二調(diào)節(jié)信號(hào)用于對(duì)輸出電流動(dòng)態(tài)調(diào)節(jié)。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第一種可能的實(shí)現(xiàn)方式中，所述復(fù)制模塊，包括PMOS管MP2，所述PMOS管MP2的柵極與外部輸入信號(hào)連接，源極和襯體與輸入電源VIN連接；所述PMOS管MP2的漏極與分流模塊連接。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面的第一種可能的實(shí)現(xiàn)方式，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第二種可能的實(shí)現(xiàn)方式中，所述復(fù)制模塊，還包括PMOS管MP1，其中：所述PMOS管MP1的柵極與外部輸入信號(hào)輸入端連接；所述PMOS管MP1的襯體、源極分別與PMOS管MP2的襯體、源極連接，并連接至輸入電源VIN。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面的第二種可能的實(shí)現(xiàn)方式，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第三種可能的實(shí)現(xiàn)方式中，所述PMOS管MP2具體用于按照設(shè)定比例復(fù)制PMOS管MP1的電流。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第四種可能的實(shí)現(xiàn)方式中，所述分流模塊，包含一個(gè)第四電阻R4，和一個(gè)雙極型晶體管Q3，其中：第四電阻R4的一端和所述復(fù)制模塊連接；所述雙極型晶體管Q3的發(fā)射極與所述第四電阻R4的另一端連接，所述述雙極型晶體管Q3的基極與所述第一調(diào)節(jié)信號(hào)生成模塊連接，所述雙極型晶體管Q3的集電極和待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面的第四種可能的實(shí)現(xiàn)方式，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第五種可能的實(shí)現(xiàn)方式中，所述雙極型晶體管Q3的基極電流為發(fā)射極電流的1/(β+1)倍，其中β是雙極型晶體管Q3的電流增益。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第六種可能的實(shí)現(xiàn)方式中，所述第一調(diào)節(jié)信號(hào)生成模塊，包括兩個(gè)NMOS管MNI和MN2；其中，MN1的柵極和MN2的柵極，與分流模塊的輸入端連接；MN1的漏極和分流模塊的輸出端連接；MN1的襯體和源極，與待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接；MN2的襯體和源極，與待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接；MN2的漏極和與待進(jìn)行電流補(bǔ)償?shù)碾娐芬欢诉B接。

根據(jù)本申請(qǐng)實(shí)施例的第一個(gè)方面，在本申請(qǐng)實(shí)施例的第一個(gè)方面的第七種可能的實(shí)現(xiàn)方式中，所述第二調(diào)節(jié)信號(hào)生成模塊，包括一個(gè)NMOS管MN3，其中：NMOS管MN3的柵極與分流模塊的輸入端連接；NMOS管MN3的襯體和源極，與待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接；NMOS管MN3的漏極，與待進(jìn)行電流補(bǔ)償?shù)碾娐返牧硪欢诉B接。

根據(jù)本申請(qǐng)的第二方面，提供了一種帶隙基準(zhǔn)電路，包括上述第一方面提出的任一所述的電流補(bǔ)償裝置；以及待進(jìn)行電流補(bǔ)償?shù)膸痘鶞?zhǔn)電路。

根據(jù)本申請(qǐng)的第二方面，在第二方面的第一種可能的實(shí)現(xiàn)方式中，所述帶隙基準(zhǔn)電路包含電阻R1、電阻R2、電阻R3，雙極型晶體管Q1、雙極型晶體管Q2，一個(gè)運(yùn)算放大器，其中：電阻R1、電阻R2的一端和外部電壓連接；電阻R1的另一端、電阻R3的一端與運(yùn)算放大器的反向輸入端連接；電阻R2的另一端、雙極型晶體管Q2的發(fā)射極與運(yùn)算放大器的正向輸入端連接；雙極型晶體管Q1的基極、集電極、雙極型晶體管Q2的基極、集電極與地連接；雙極型晶體管Q1的發(fā)射極、電阻R3的另一端分別與電流補(bǔ)償裝置中的第二調(diào)節(jié)信號(hào)生成模塊連接；雙極型晶體管Q2的發(fā)射極與電流補(bǔ)償裝置中的第一調(diào)節(jié)信號(hào)生成模塊連接。

本申請(qǐng)?zhí)岢龅募夹g(shù)方案中，對(duì)外部輸入信號(hào)進(jìn)行等效轉(zhuǎn)換，獲得等效電流；分流模塊，基于等效電流生成第一分支電流和第二分支電流；將所述第一分支電流轉(zhuǎn)換為第一調(diào)節(jié)信號(hào)，將第一分支電流轉(zhuǎn)換為第二調(diào)節(jié)信號(hào)；第一調(diào)節(jié)信號(hào)和第二調(diào)節(jié)信號(hào)用于對(duì)輸出電流動(dòng)態(tài)調(diào)節(jié)。從而通過第一調(diào)節(jié)信號(hào)和第二調(diào)節(jié)信號(hào)，對(duì)輸出電流實(shí)現(xiàn)電流補(bǔ)償，應(yīng)用在帶隙基準(zhǔn)電壓電路中，可以較好地提高帶隙基準(zhǔn)電壓的準(zhǔn)確性。

附圖說明

此處所說明的附圖用來提供對(duì)本申請(qǐng)的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，本申請(qǐng)的示意性實(shí)施例及其說明用于解釋本申請(qǐng)，并不構(gòu)成對(duì)本申請(qǐng)的不當(dāng)限定。在附圖中：

圖1為帶隙基準(zhǔn)電路結(jié)構(gòu)組成示意圖；

圖2為本發(fā)明實(shí)施例一中，提出的電流補(bǔ)償裝置結(jié)構(gòu)組成示意圖；

圖3a為本申請(qǐng)實(shí)施例一中，提出的復(fù)制模塊結(jié)構(gòu)組成示意圖；

圖3b為本申請(qǐng)實(shí)施例一中，提出的復(fù)制模塊結(jié)構(gòu)組成示意圖；

圖4為本申請(qǐng)實(shí)施例一中，提出的分流模塊結(jié)構(gòu)組成示意圖；

圖5為本申請(qǐng)實(shí)施例一中，提出的第一調(diào)節(jié)信號(hào)生成模塊結(jié)構(gòu)組成示意圖；

圖6為本申請(qǐng)實(shí)施例一中，提出的第二調(diào)節(jié)信號(hào)生成模塊結(jié)構(gòu)組成示意圖；

圖7為本申請(qǐng)實(shí)施例二中，提出的帶隙基準(zhǔn)電路結(jié)構(gòu)組成示意圖。

具體實(shí)施方式

在實(shí)現(xiàn)本申請(qǐng)的過程中，發(fā)明人發(fā)現(xiàn)帶隙基準(zhǔn)電路即使消除運(yùn)算放大器的輸入失配偏差電壓的影響，仍然帶隙基準(zhǔn)電壓存在一定的不準(zhǔn)確性。

針對(duì)上述問題，本申請(qǐng)實(shí)施例中提供了一種電流補(bǔ)償裝置，包括復(fù)制模塊，用于獲得外部輸入信號(hào)，并對(duì)所述外部輸入信號(hào)進(jìn)行等效轉(zhuǎn)換，獲得等效電流；分流模塊，基于所述復(fù)制模塊轉(zhuǎn)換的等效電流生成第一分支電流和第二分支電流；第一調(diào)節(jié)信號(hào)生成模塊，獲得所述分流模塊生成的第一分支電流，將所述第一分支電流轉(zhuǎn)換為第一調(diào)節(jié)信號(hào)；第二調(diào)節(jié)信號(hào)生成模塊，獲得所述分流模塊生成的第二分支電流，將所述第一分支電流轉(zhuǎn)換為第二調(diào)節(jié)信號(hào)；其中，所述第一調(diào)節(jié)信號(hào)和第二調(diào)節(jié)信號(hào)用于對(duì)輸出電流動(dòng)態(tài)調(diào)節(jié)用于解決帶隙基準(zhǔn)電路即使消除運(yùn)算放大器的輸入失配偏差電壓的影響，仍然帶隙基準(zhǔn)電壓存在一定的不準(zhǔn)確性的問題。

本申請(qǐng)實(shí)施例中的方案可以采用各種計(jì)算機(jī)語言實(shí)現(xiàn)，例如，面向?qū)ο蟮某绦蛟O(shè)計(jì)語言Java和直譯式腳本語言JavaScript等。

為了使本申請(qǐng)實(shí)施例中的技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖對(duì)本申請(qǐng)的示例性實(shí)施例進(jìn)行進(jìn)一步詳細(xì)的說明，顯然，所描述的實(shí)施例僅是本申請(qǐng)的一部分實(shí)施例，而不是所有實(shí)施例的窮舉。需要說明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互組合。

實(shí)施例一

本申請(qǐng)實(shí)施例一提出一種電流補(bǔ)償裝置，如圖2所示，包括：

復(fù)制模塊201，用于獲得外部輸入信號(hào)，并對(duì)外部輸入信號(hào)進(jìn)行等效轉(zhuǎn)換，獲得等效電流。

具體地，請(qǐng)參照?qǐng)D3a所示，復(fù)制模塊201，包括一個(gè)PMOS管MP2，PMOS管MP2的柵極與外部輸入信號(hào)連接，MP2的源極和襯體與輸入電源VIN連接，PMOS管MP2的漏極與分流模塊202連接。

一種可選的實(shí)施方式，如圖3b所示，復(fù)制模塊201，還包括PMOS管MP1，其中：

PMOS管MP1的柵極與外部輸入信號(hào)輸入端連接，PMOS管MP1的襯體、源極分別與PMOS管MP2的襯體、源極連接，并與輸入電源VIN連接。

具體地，如圖3b所示，PMOS管MP2具體用于按照設(shè)定比例復(fù)制PMOS管MP1的電流。

一種較佳地實(shí)現(xiàn)方式，設(shè)定比例可以是1:1。

分流模塊202，基于復(fù)制模塊201轉(zhuǎn)換的等效電流生成第一分支電流和第二分支電流。

如圖4所示，分流模塊202，包含一個(gè)第四電阻R4，和一個(gè)雙極型晶體管Q3，其中：第四電阻R4的一端和復(fù)制模塊201連接；

雙極型晶體管Q3的發(fā)射極與第四電阻R4的另一端連接，雙極型晶體管Q3的基極與第一調(diào)節(jié)信號(hào)生成模塊連接，雙極型晶體管Q3的集電極和待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接。

其中，雙極型晶體管Q3的基極電流為發(fā)射極電流的1/(β+1)倍，β是雙極型晶體管Q3的電流增益。

第一調(diào)節(jié)信號(hào)生成模塊203，獲得分流模塊202生成的第一分支電流，將第一分支電流轉(zhuǎn)換為第一調(diào)節(jié)信號(hào)。

如圖5所示，第一調(diào)節(jié)信號(hào)生成模塊203，包括兩個(gè)NMOS管MNI和MN2；其中，MN1的柵極和MN2的柵極，與分流模塊202的輸入端連接，MN1的漏極和分流模塊的輸出端連接，MN1的襯體和源極，與待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接；MN2的襯體和源極，與待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接；MN2的漏極和與待進(jìn)行電流補(bǔ)償?shù)碾娐芬欢诉B接。

第二調(diào)節(jié)信號(hào)生成模塊204，獲得分流模塊生成的第二分支電流，將第一分支電流轉(zhuǎn)換為第二調(diào)節(jié)信號(hào)；其中，第一調(diào)節(jié)信號(hào)和第二調(diào)節(jié)信號(hào)用于對(duì)輸出電流動(dòng)態(tài)調(diào)節(jié)。

如圖6所示，第二調(diào)節(jié)信號(hào)生成模塊，包括一個(gè)NMOS管MN3，其中：

NMOS管MN3的柵極與分流模塊的輸入端連接；NMOS管MN3的襯體和源極，與待進(jìn)行電流補(bǔ)償?shù)碾娐分械牡鼐€連接；NMOS管MN3的漏極，與待進(jìn)行電流補(bǔ)償?shù)碾娐返牧硪欢诉B接。

在本發(fā)明實(shí)施例上述提出的電流補(bǔ)償裝置，可以應(yīng)用在需要進(jìn)行電流補(bǔ)償?shù)碾娐方Y(jié)構(gòu)中，也可以應(yīng)用在帶隙基準(zhǔn)電路中，以提高帶隙基準(zhǔn)電路的輸出電壓準(zhǔn)確性。

實(shí)施例二

基于上述實(shí)施例一提出的技術(shù)方案，本申請(qǐng)實(shí)施例二將以電流補(bǔ)償裝置應(yīng)用在帶隙基準(zhǔn)電路中為例進(jìn)行詳細(xì)闡述，請(qǐng)參照?qǐng)D1所示，在圖1所示的帶隙基準(zhǔn)電路中，包含電阻R1、電阻R2、電阻R3，雙極型晶體管Q1、雙極型晶體管Q2，一個(gè)運(yùn)算放大器，其中：

電阻R1、電阻R2的一端和運(yùn)算放大器的輸出端連接，獲得運(yùn)算放大器的輸入端電壓。

電阻R1的另一端、電阻R3的一端與運(yùn)算放大器的反向輸入端連接；

電阻R2的另一端、雙極型晶體管Q2的發(fā)射極與運(yùn)算放大器的正向輸入端連接。

雙極型晶體管Q1的基極、集電極、雙極型晶體管Q2的基極、集電極與地連接。

雙極型晶體管Q1的發(fā)射極和電阻R3的另一端連接。

基于圖1所示的帶隙基準(zhǔn)電路是利用一個(gè)與溫度成正比的電壓與一個(gè)與溫度成反比的電壓之和，二者溫度系數(shù)相互抵消，實(shí)現(xiàn)與溫度無關(guān)的電壓?；趫D1所示的帶隙基準(zhǔn)電路如，ΔVbe與Vbe進(jìn)行溫度補(bǔ)償而產(chǎn)生。而ΔVbe遵循下述公式1:

ΔVbe＝(KT/q)*ln(IC2/IC1) 公式1

其中在上述公式1中，K是玻爾茲曼常數(shù)，T是溫度，q是電子電荷。IC2是圖1中雙極型晶體管Q2的集電極電流密度，IC1是圖1中雙極型晶體管Q1的集電極電流密度。

在標(biāo)準(zhǔn)CMOS工藝中，由于Q1和Q2為寄生在襯底上的器件，導(dǎo)致其集電極總是接地，不方便直接檢測集電極電流。因此圖1中實(shí)際利用的是Q1和Q2的發(fā)射極電流。而集電極電流不等于發(fā)射極電流，兩者關(guān)系為下述公式2所示：

IE＝IC*(1+β)/β 公式2

在上述公式2中，IE為發(fā)射極電流，IC為集電極電流，β為雙極型晶體管的電流增益。

而通常情況下，雙極型晶體管的電流增益β可能在制造中存在芯片間的差異，此差異導(dǎo)致溫度補(bǔ)償不理想，從而影響帶隙電壓隨著溫度變化的差異而不夠準(zhǔn)確。

即對(duì)于圖1實(shí)現(xiàn)方式中有下述公式3：

IR3＝IC*(1+β)/β 公式3

如果設(shè)計(jì)電阻R1和R2的電阻值相等，由于運(yùn)算放大器會(huì)調(diào)整實(shí)現(xiàn)VN電壓等于VP電壓，又由于R1和R2的上端都接在一起，即上端電壓相等，因此電阻R1和R2兩端的電壓差相等，由于R1和R2的電阻值相等，因此R1和R2的電流相等，根據(jù)基爾霍夫KCL定律，電阻R1的電流等于Q1的發(fā)射極電流；電阻R2的電流等于Q2的發(fā)射極電流,所以Q1的發(fā)射極電流等于Q2的發(fā)射極電流。一般設(shè)計(jì)Q1的發(fā)射極面積是Q2的發(fā)射極面積的m倍(其中m>1)。

可以計(jì)算：

ΔVbe＝(KT/q)*ln[m*β2(β1+1)/β1(β2+1)] 公式4

其中K是玻爾茲曼常數(shù)，T是溫度，q是電子電荷。m是Q1的發(fā)射極面積與Q2的發(fā)射極面積之比，β1是Q1的電流增益，β2是Q2的電流增益。

整理上述公式4：

ΔVbe＝(KT/q).ln(m)+(KT/q).ln[β2(β1+1)/β1(β2+1)] 公式5

上述公式5中，第二項(xiàng)為非理想項(xiàng)。由于β1和β2可能隨工藝波動(dòng)而變化，導(dǎo)致非理想項(xiàng)會(huì)隨工藝波動(dòng)而變化，導(dǎo)致了芯片之間的誤差，因此第二項(xiàng)非理想項(xiàng)越小，引入的誤差越小。

由上述公式1～公式5的分析可知，在上述圖1所示的電路中，如果流經(jīng)電阻R3、R1、R2的電流更接近雙極型晶體管的集電極電流，則非理想項(xiàng)更小，有助于提高精度，基于此，本申請(qǐng)實(shí)施例二在上述實(shí)施例一的基礎(chǔ)上，將電流補(bǔ)償裝置應(yīng)用到帶隙基準(zhǔn)電路中，如圖6所示，其結(jié)構(gòu)組成如下述：

電阻R1、電阻R2的一端和外部電壓VBG連接。

電阻R1的另一端、電阻R3的一端與運(yùn)算放大器的反向輸入端連接。

電阻R2的另一端、雙極型晶體管Q2的發(fā)射極與運(yùn)算放大器的正向輸入端連接。

雙極型晶體管Q1的基極、集電極、雙極型晶體管Q2的基極、集電極與地連接。

雙極型晶體管Q1的發(fā)射極、電阻R3的另一端分別與電流補(bǔ)償裝置中的第二調(diào)節(jié)信號(hào)生成模塊連接。

雙極型晶體管Q2的發(fā)射極與電流補(bǔ)償裝置中的第一調(diào)節(jié)信號(hào)生成模塊連接。

一種較佳地實(shí)現(xiàn)方式，在本申請(qǐng)實(shí)施例二提出的技術(shù)方案中，還可以增加負(fù)載電阻R5，電阻R5的一端分別和雙極型晶體管Q1的基極、雙極型晶體管Q2的基極連接，所述電阻R5的另一端和地線連接。

如圖7所示，電流補(bǔ)償裝置的具體結(jié)構(gòu)組成請(qǐng)參見上述實(shí)施例一種的詳細(xì)闡述，這里不再贅述。

一種較佳地實(shí)現(xiàn)方式，在本申請(qǐng)實(shí)施例二提出的技術(shù)方案中，針對(duì)電流補(bǔ)償裝置中的第一調(diào)節(jié)信號(hào)生成模塊，第一調(diào)節(jié)信號(hào)生成模塊中的MN2的源極和Q1的發(fā)射極連接。

針對(duì)電流補(bǔ)償裝置中的第二調(diào)節(jié)信號(hào)生成模塊，第二調(diào)節(jié)信號(hào)生成模塊中的MN3的源極，與Q2的發(fā)射極連接。

一種較佳地實(shí)現(xiàn)方式，本申請(qǐng)實(shí)施例二提出的技術(shù)方案中，如圖6所示的電路結(jié)構(gòu)，PMOS管MP2具體用于按照1:1的比例復(fù)制PMOS管MP1的電流。

根據(jù)Q3產(chǎn)生1/(β+1)的比例，Q3的基極電流為其發(fā)射極電流的1/(β+1)，即MN1的漏極電流。MN1、MN2、MN3的電流比例可以設(shè)計(jì)為2:1:1。

針對(duì)圖7所示的電路結(jié)構(gòu)，進(jìn)行原理分析，具體如下述：

根據(jù)基爾霍夫KCL定律：

I3’+I3’/(β+1)＝IC1+IC1/β 公式6

其中：I3’為圖7中電阻R3的電流，也等于電阻R1的電流，也等于R2的電流。IC1為Q1的集電極電流。

計(jì)算可得：

I3’＝IC1*(1+β)2/[(2+β)*β] 公式7

在β>0的條件下，可知滿足:

1<(1+β)2/[(2+β)*β]<(1+β)/β 公式8

由此可知，本申請(qǐng)實(shí)施例二提出的技術(shù)方案中，圖6中I3’，與圖1中的I3更接近IC1，即更接近Q1的集電極電流。

因此本申請(qǐng)實(shí)施例提出的技術(shù)方案導(dǎo)致的誤差更小，因此其輸出電壓精度更高。具體原因如下述：

一般設(shè)計(jì)Q1的發(fā)射極面積是Q2的發(fā)射極面積的m倍(其中m>1)。

可以計(jì)算：

ΔVbe’＝(KT/q).ln{m.[β2(β2+2)/(1+β2)2]/[β1(β1+2)/(1+β1)2]}

＝(KT/q).ln(m)+(KT/q).ln{[β2(β2+2)/(1+β2)2]/[β1(β1+2)/(1+β1)2]}公式9

假設(shè)公式5中的非理想項(xiàng)為Verr1＝(KT/q).ln[β2(β1+1)/β1(β2+1)]

假設(shè)公式9中的非理想項(xiàng)為Verr2＝(KT/q).ln{[β2(β2+2)/(1+β2)2]/[β1(β1+2)/(1+β1)2]}

比較上述兩個(gè)非理想項(xiàng)，即比較Ve1＝[β2(β1+1)/β1(β2+1)]和Ve2＝{[β2(β2+2)/(1+β2)2]/[β1(β1+2)/(1+β1)2]}

假設(shè)β2>β1>0，可知Ve1>1且Ve2>1，且Ve1>Ve2

這樣可知Verr1>Verr2>0

假設(shè)β1>β2>0，可知Ve<1且Ve2<1，且Ve1<Ve2

這樣可知Verr1<Verr2<0

因此，從絕對(duì)誤差來說，總是滿足|Verr1|>|Verr2|

盡管已描述了本申請(qǐng)的優(yōu)選實(shí)施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對(duì)這些實(shí)施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu)選實(shí)施例以及落入本申請(qǐng)范圍的所有變更和修改。

顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本申請(qǐng)進(jìn)行各種改動(dòng)和變型而不脫離本申請(qǐng)的精神和范圍。這樣，倘若本申請(qǐng)的這些修改和變型屬于本申請(qǐng)權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本申請(qǐng)也意圖包含這些改動(dòng)和變型在內(nèi)。