專(zhuān)利名稱(chēng)：集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及需要保存其內(nèi)容的存儲(chǔ)電路，即DRAM的集成電路。
圖6的電路圖示出包含以往技術(shù)的微控制器的電路。在以往的電路結(jié)構(gòu)中，包括CPU1的微控制器和DRAM2不是在同一芯片上形成，而是把在不同芯片上分別形成的CPU1及DRAM2組合起來(lái)使用。另外，超高速緩沖存儲(chǔ)器6也不是和DRAM2在同一芯片上形成，而是和CPU1在同一芯片上形成。
在這樣的系統(tǒng)結(jié)構(gòu)中，在為實(shí)現(xiàn)低功耗而轉(zhuǎn)到使CPU1及DRAM2雙方都停止的模式(待機(jī)模式)時(shí)，使用者必須順序地進(jìn)行以下的處理。
以往處理1，進(jìn)行超高速緩沖存儲(chǔ)器6的凈化(purge)處理。
以往處理2，通過(guò)在DRAM控制器中進(jìn)行存取，把DRAM2設(shè)定在自更新模式，使其進(jìn)行用于保持DRAM2的存儲(chǔ)內(nèi)容的工作，以往處理3，轉(zhuǎn)到停止CPU1的工作的模式，停止CPU1的工作。
例如，在以往處理2和以往處理3之間進(jìn)入中斷時(shí)，當(dāng)處于自更新模式下的DRAM2是不能存取的狀態(tài)時(shí)，CPU1仍然為正在工作的狀態(tài)。在這樣的情況下，有可能從CPU1向不能應(yīng)答的DRAM2發(fā)出存取請(qǐng)求。必須回避變成這樣矛盾的狀態(tài)。
為此，使用者在上述處理之際，就要采取把圖6所示電路成為禁止中斷狀態(tài)等對(duì)策，必須預(yù)先防止在以往處理1～以往處理3之間的中途狀態(tài)下進(jìn)行通常的處理。采取這樣的對(duì)策對(duì)于使用者來(lái)講是一種負(fù)擔(dān)，還存在微控制器的操作性不好的問(wèn)題。
本發(fā)明從以上問(wèn)題出發(fā)，目的在于提供具備對(duì)處理電路及存儲(chǔ)電路的工作進(jìn)行控制的控制電路而且操作性好的集成電路裝置。
本發(fā)明的第一方面所述的集成電路裝置具備在被給與待機(jī)請(qǐng)求之際停止發(fā)生同步信號(hào)的同步信號(hào)發(fā)生電路、接受上述同步信號(hào)的同時(shí)執(zhí)行指令的處理電路、在接受上述同步信號(hào)的同時(shí)工作而在接受了自控制請(qǐng)求時(shí)獨(dú)立地進(jìn)行自身內(nèi)容保持工作的存儲(chǔ)電路、在通過(guò)從上述處理電路給與自身的寫(xiě)入信號(hào)所給與的值表示第1邏輯時(shí)進(jìn)行上述自控制請(qǐng)求以及上述待機(jī)請(qǐng)求的順序授給的控制電路。
本發(fā)明的第二方面所述的集成電路裝置是在本發(fā)明的第一方面所述的集成電路裝置中還具備超高速緩沖存儲(chǔ)器，在上述值表示上述第1邏輯之際，上述控制電路在進(jìn)行上述順序的授給之前對(duì)該超高速緩沖存儲(chǔ)器進(jìn)行凈化處理。
本發(fā)明的第三方面所述的集成電路裝置是在本發(fā)明的第二方面所述的集成電路裝置中，上述控制電路在進(jìn)行上述凈化處理及上述順序的授給之際，切斷對(duì)自身的中斷請(qǐng)求。
本發(fā)明的第四方面所述的集成電路裝置是在本發(fā)明的第一方面所述的集成電路裝置中，上述控制電路在上述值表示第2邏輯之際，通過(guò)把由自身產(chǎn)生的允許信號(hào)的邏輯置為“不允許”，選擇性地切斷上述同步信號(hào)至上述處理電路的輸入。


圖1是示出本發(fā)明實(shí)施例的微控制器結(jié)構(gòu)例的電路圖；圖2是示出實(shí)施例的存儲(chǔ)器控制器結(jié)構(gòu)例的電路圖；圖3是示出關(guān)于實(shí)施例的微控制器進(jìn)行的超高速緩沖存儲(chǔ)器的凈化處理的信號(hào)輸入輸出例的電路圖；圖4是更詳細(xì)地示出圖2所示存儲(chǔ)器控制器結(jié)構(gòu)例的電路圖；圖5是示出有關(guān)圖4所示的存儲(chǔ)器控制器功能的條件構(gòu)成例的圖表；圖6是示出以往的微控制器的電路圖。
發(fā)明的實(shí)施例本實(shí)施例中，示出具備控制電路的集成電路裝置，該控制電路通過(guò)順序地把自控制請(qǐng)求和待機(jī)請(qǐng)求分別給與存儲(chǔ)電路及同步信號(hào)發(fā)生電路，使存儲(chǔ)電路進(jìn)行保持自身內(nèi)容的工作以后，停止同步信號(hào)發(fā)生電路。和以往技術(shù)相同的構(gòu)成、結(jié)構(gòu)標(biāo)注相同的參考符號(hào)。
圖1的電路圖示出基于本實(shí)施例的微控制器的結(jié)構(gòu)例。如該圖所示，在單一的芯片T上形成CPU1和DRAM2。下面，說(shuō)明圖1所示的電路結(jié)構(gòu)的概要。
CPU1、DRAM2、緩沖器4、存儲(chǔ)器控制器(MC)5及超高速緩沖存儲(chǔ)器6連接在內(nèi)部數(shù)據(jù)總線B1上。CPU1能夠與DRAM2及超高速緩沖存儲(chǔ)器6進(jìn)行存取。緩沖器4連接內(nèi)部數(shù)據(jù)總線B1和外部數(shù)據(jù)總線B2，CPU1能夠通過(guò)緩沖器4與芯片T外部的設(shè)備進(jìn)行存取。另外，從芯片T外部能夠與DRAM2及超高速緩沖存儲(chǔ)器6進(jìn)行存取。包含圖6所示的定時(shí)器等的周邊電路與本發(fā)明的特征無(wú)關(guān)，因此省略說(shuō)明以及在圖1中的圖示。
有關(guān)以上結(jié)構(gòu)要素的總線存取的控制由存儲(chǔ)器控制器5進(jìn)行?？偩€存取的控制是基于以往的控制方法的，因?yàn)椴皇潜景l(fā)明的本質(zhì)故省略說(shuō)明。存儲(chǔ)器控制器5在進(jìn)行后述的凈化處理之際，向DRAM2以及超高速緩沖存儲(chǔ)器6給出地址并控制這些電路。有關(guān)地址的箭頭上標(biāo)注了“ad”。其狀態(tài)在圖1中用從存儲(chǔ)器控制器5向DRAM2及超高速緩沖存儲(chǔ)器6分支的箭頭表示。
下面，說(shuō)明在芯片T上集成的電路的功能。首先說(shuō)明CPU1。CPU1是與來(lái)自時(shí)鐘發(fā)生器(CG)3的時(shí)鐘信號(hào)CLK同步工作的電路，在自身被輸入了中斷請(qǐng)求時(shí)，中斷指令的執(zhí)行，把程序計(jì)數(shù)值和CPU1的狀態(tài)等信息退避到預(yù)定的寄存器后，開(kāi)始執(zhí)行預(yù)定地址中的指令。對(duì)于中斷請(qǐng)求的這些處理是基于以往的處理方法的，因不是本發(fā)明的本質(zhì)故省略說(shuō)明。另外，CPU1根據(jù)由時(shí)鐘發(fā)生器3給與的內(nèi)部喚醒(wake-up)信號(hào)WKUP及內(nèi)部復(fù)位請(qǐng)求RST的輸入進(jìn)行自身狀態(tài)的初始化。
接著，說(shuō)明DRAM2以及超高速緩沖存儲(chǔ)器6的功能。DRAM2及超高速緩沖存儲(chǔ)器6和CPU1同樣地，與時(shí)鐘發(fā)生器3的時(shí)鐘信號(hào)CLK同步工作。但為了實(shí)現(xiàn)依靠DRAM2自身進(jìn)行的獨(dú)立的更新工作，在DRAM2中還具備與時(shí)鐘信號(hào)CLK不同步的更新用的計(jì)數(shù)器。
對(duì)DRAM2進(jìn)行更新的模式有自動(dòng)更新模式和自更新模式。所謂自動(dòng)更新模式指的是根據(jù)來(lái)自存儲(chǔ)器控制器5的自動(dòng)更新請(qǐng)求D1進(jìn)行更新工作的模式。
另一方面，所謂自更新模式是根據(jù)自更新請(qǐng)求D2由DRAM2內(nèi)的自更新用計(jì)數(shù)器進(jìn)行更新工作的模式。在自更新模式中，無(wú)論到達(dá)DRAM2的輸入信號(hào)如何，都僅用自更新用計(jì)數(shù)器進(jìn)行更新工作。
超高速緩沖存儲(chǔ)器6在本實(shí)施例中是拷貝回(copy back)(寫(xiě)回(write back))方式，以其方式為前提進(jìn)行說(shuō)明。不過(guò)，并不是限定于拷貝回方式，也可以是寫(xiě)入通過(guò)方式。DRAM2及超高速緩沖存儲(chǔ)器6用內(nèi)部復(fù)位請(qǐng)求RST進(jìn)行初始化。
接著，說(shuō)明時(shí)鐘發(fā)生器3。時(shí)鐘發(fā)生器3是以來(lái)自外部的未圖示的時(shí)鐘輸入為基礎(chǔ)生成芯片T內(nèi)部的時(shí)鐘信號(hào)CLK的電路。時(shí)鐘發(fā)生器3一旦從存儲(chǔ)器控制器5輸入了待機(jī)請(qǐng)求D3，則停止時(shí)鐘振蕩，同時(shí)使經(jīng)由待機(jī)端子T2給予的邏輯成為“0”。這是為了在后述的待機(jī)模式中在外部示明“是待機(jī)狀態(tài)”。
還有，時(shí)鐘發(fā)生器3若經(jīng)由端子T3輸入外部喚醒請(qǐng)求則再次開(kāi)始時(shí)鐘振蕩。在時(shí)鐘振蕩穩(wěn)定后，時(shí)鐘發(fā)生器3把內(nèi)部喚醒請(qǐng)求WKUP給與CPU1、DRAM2以及存儲(chǔ)器控制器5，同時(shí)把經(jīng)由待機(jī)端子T2給出的信號(hào)的邏輯置為“1”。時(shí)鐘發(fā)生器3在經(jīng)由端子T2輸入外部復(fù)位請(qǐng)求時(shí)也再次開(kāi)始時(shí)鐘振蕩，在這種情況下輸出內(nèi)部復(fù)位請(qǐng)求RST。
對(duì)于內(nèi)部喚醒請(qǐng)求WKUP和內(nèi)部復(fù)位請(qǐng)求RST的區(qū)別進(jìn)行說(shuō)明。內(nèi)部復(fù)位請(qǐng)求RST對(duì)接受了該請(qǐng)求的全部電路的狀態(tài)進(jìn)行初始化。另一方面，在接受了內(nèi)部喚醒請(qǐng)求WKUP的電路中既有被初始化了的、也有未被初始化了的電路。
CPU1根據(jù)內(nèi)部復(fù)位請(qǐng)求RST或內(nèi)部喚醒請(qǐng)求WKUP的輸入進(jìn)行初始化。然后，在內(nèi)部復(fù)位請(qǐng)求RST的輸入之際，從位于內(nèi)部復(fù)位請(qǐng)求RST中固有地址處的指令開(kāi)始執(zhí)行，而在內(nèi)部喚醒請(qǐng)求WKUP的輸入之際，從位于內(nèi)部喚醒請(qǐng)求WKUP中固有地址處的指令開(kāi)始執(zhí)行。
DRAM2在接受了內(nèi)部喚醒請(qǐng)求WKUP之際，從自更新模式轉(zhuǎn)向自動(dòng)更新模式，但是，在接受了內(nèi)部復(fù)位請(qǐng)求RST時(shí)初始化了自身的狀態(tài)后，按自動(dòng)更新模式工作。
其次，說(shuō)明存儲(chǔ)器控制器5。存儲(chǔ)器控制器5與來(lái)自時(shí)鐘發(fā)生器3的時(shí)鐘信號(hào)CLK同步地進(jìn)行工作。另外，存儲(chǔ)器控制器5還獨(dú)自承擔(dān)芯片T內(nèi)部的總線存取控制和有關(guān)芯片T內(nèi)部及外部往來(lái)信號(hào)的總線存取控制。
圖2是示出圖1所示的存儲(chǔ)器控制器5的結(jié)構(gòu)的電路圖。存儲(chǔ)器控制器5中具備自動(dòng)更新用計(jì)數(shù)器RC和MC工作電路5a。MC工作電路5a包含總線操作控制電路BOC以及低功耗控制電路LECC。低功耗控制電路LECC中內(nèi)裝有低功耗控制寄存器RG。根據(jù)這樣的電路結(jié)構(gòu)，在通常情況下存儲(chǔ)器控制器5用自動(dòng)更新用計(jì)數(shù)器RC，進(jìn)行DRAM2的更新。
詳細(xì)的說(shuō)明后面進(jìn)行，在此敘述存儲(chǔ)器控制器5執(zhí)行的功能的概要。存儲(chǔ)器控制器5用總線操作控制電路BOC進(jìn)行超高速緩沖存儲(chǔ)器6的凈化處理。存儲(chǔ)器控制器5能夠經(jīng)由內(nèi)部數(shù)據(jù)總線B1從CPU1存取。另外，用來(lái)自時(shí)鐘發(fā)生器3的內(nèi)部復(fù)位請(qǐng)求RST進(jìn)行初始化。
存儲(chǔ)器控制器5如圖1所示，是輸出CPU用時(shí)鐘屏蔽(clock mask)信號(hào)CMS1、超高速緩沖存儲(chǔ)器用時(shí)鐘屏蔽信號(hào)CMS2以及DRAM用時(shí)鐘屏蔽信號(hào)CMS3的電路。所謂時(shí)鐘屏蔽信號(hào)是時(shí)鐘信號(hào)的允許信號(hào)。存儲(chǔ)器控制器5通過(guò)輸入經(jīng)由端子T1的中斷請(qǐng)求、內(nèi)部復(fù)位請(qǐng)求RST、內(nèi)部喚醒請(qǐng)求WKUP中的任一個(gè)，把CPU用時(shí)鐘屏蔽信號(hào)CMS1的邏輯置為“1”。
下面，在依據(jù)上述各電路的功能的基礎(chǔ)上，說(shuō)明圖1所示的微控制器的處理工作。本發(fā)明的集成電路中，通過(guò)使用者變更存儲(chǔ)在存儲(chǔ)器控制器5內(nèi)部裝有的低功耗控制寄存器RG中的值這種極其簡(jiǎn)易的操作，能夠把CPU1及DRAM2轉(zhuǎn)向低功耗模式。
低功耗模式中存在著CPU睡眠(sleep)模式及待機(jī)模式2種。所謂CPU睡眠模式是通過(guò)切斷CPU1和時(shí)鐘信號(hào)CLK而僅停止CPU1的模式。另一方面，所謂待機(jī)模式是完全停止時(shí)鐘發(fā)生器3的時(shí)鐘振蕩而僅進(jìn)行DRAM2的內(nèi)容保持的模式。
在CPU睡眠模式中，節(jié)約了CPU1應(yīng)該消耗的那部分功率。由于只有CPU1停止，因此能夠從芯片T外部進(jìn)行對(duì)DRAM2的存取。另一方面，在待機(jī)模式中，由于完全停止時(shí)鐘振蕩，因此，芯片T總體的功耗與為了DRAM2的內(nèi)容保持進(jìn)行的自更新工作所需要的功耗幾乎相等。
在本實(shí)施例的微控制器中，當(dāng)存儲(chǔ)在低功耗控制寄存器RG中的值為“10”時(shí)，轉(zhuǎn)向CPU睡眠模式，為“11”時(shí)轉(zhuǎn)向待機(jī)模式。然而，這樣的值終究是示例，當(dāng)然可以使用“10”、“11”以外的值。還有，低功耗控制寄存器RG的值在被給與內(nèi)部復(fù)位信號(hào)RST時(shí)設(shè)定為“00”。
首先，說(shuō)明有關(guān)CPU睡眠模式的電路工作，然后說(shuō)明待機(jī)模式。為了轉(zhuǎn)向CPU睡眠模式，使用者使CPU1執(zhí)行向低功耗控制寄存器RG中寫(xiě)入“10”的指令。CPU1為執(zhí)行該指令，對(duì)存儲(chǔ)器控制器5輸出低功耗控制寄存器RG的地址，同時(shí)，經(jīng)由內(nèi)部數(shù)據(jù)總線B1把數(shù)據(jù)“10”寫(xiě)入到低功耗控制寄存器RG中。
于是，圖2所示的低功耗控制電路LECC判斷低功耗控制寄存器RG的“10”，把輸入到圖1所示的AND門(mén)10一個(gè)輸入端子上的CPU用時(shí)鐘屏蔽信號(hào)CMS1的邏輯置為“0”。這里，AND門(mén)10是為了切換向CPU1輸入的時(shí)鐘信號(hào)CLK的導(dǎo)通/切斷而設(shè)置的。
由于AND門(mén)10在其一個(gè)輸入端子上被輸入了“0”，因此，從時(shí)鐘發(fā)生器3輸入到AND門(mén)10另一個(gè)輸入端子上的時(shí)鐘信號(hào)CLK不能傳送到CPU1。由此，CPU1停止，抑制了CPU1中的功耗。
為了從CPU睡眠模式恢復(fù)過(guò)來(lái)，首先，使用者經(jīng)由端子T1把中斷請(qǐng)求輸入到存儲(chǔ)器控制器5中。存儲(chǔ)器控制器5接受該信號(hào)后，把CPU1用時(shí)鐘屏蔽信號(hào)CMS1的邏輯置為“1”并輸入到AND門(mén)10，再次把時(shí)鐘信號(hào)CLK供給CPU1。CPU1在恢復(fù)時(shí)鐘信號(hào)CLK的供給的同時(shí)開(kāi)始工作，進(jìn)行用于執(zhí)行經(jīng)由端子T1輸入到自身的中斷請(qǐng)求的處理。
接著，說(shuō)明轉(zhuǎn)到待機(jī)模式的順序。首先，使用者使CPU1執(zhí)行向低功耗控制寄存器RG中寫(xiě)入“11”的指令。于是，在轉(zhuǎn)移順序1中存儲(chǔ)器控制器5判斷出“11”，把CPU1用時(shí)鐘屏蔽信號(hào)CMS1的邏輯置為“0”。由此，停止時(shí)鐘信號(hào)CLK向CPU1的供給，CPU1停止工作。于是，不從CPU1發(fā)生新的總線存取請(qǐng)求。另外，即使有中斷請(qǐng)求也不執(zhí)行中斷處理。
接著，在轉(zhuǎn)移順序2中，存儲(chǔ)器控制器5通過(guò)給出凈化請(qǐng)求D4進(jìn)行超高速緩沖存儲(chǔ)器6的凈化處理。由于超高速緩沖存儲(chǔ)器6是拷貝回方式，因此有可能發(fā)生DRAM2中只有舊數(shù)據(jù)而只在超高速緩沖存儲(chǔ)器6中存在著最新數(shù)據(jù)的狀態(tài)。把這樣的數(shù)據(jù)稱(chēng)為“臟”(dirty)數(shù)據(jù)。在把登記于超高速緩沖存儲(chǔ)器6中的數(shù)據(jù)無(wú)效化之際，需要進(jìn)行把該“臟”數(shù)據(jù)從超高速緩沖存儲(chǔ)器6返回到DRAM2中的處理。為此，關(guān)于“臟”數(shù)據(jù)，存儲(chǔ)器控制器5進(jìn)行以下的處理。
圖3是例示了凈化處理之際信號(hào)互相往來(lái)狀況的電路圖。首先，存儲(chǔ)器控制器5把自身的超高速緩沖存儲(chǔ)器入口地址計(jì)數(shù)器CEAE的內(nèi)容返回到初始狀態(tài)。而且，按每個(gè)超高速緩沖存儲(chǔ)器6的入口，把超高速緩沖存儲(chǔ)器入口地址計(jì)數(shù)器CEAC的入口地址輸出到超高速緩沖存儲(chǔ)器6。所謂入口，是超高速緩沖存儲(chǔ)器的登記單位。
超高速緩沖存儲(chǔ)器6把對(duì)應(yīng)于所輸入的入口地址的“臟”信號(hào)及特征(tag)地址輸出到存儲(chǔ)器控制器5。另外，超高速緩沖存儲(chǔ)器6還向內(nèi)部總線B1輸出“臟”信號(hào)及特征地址對(duì)，即數(shù)據(jù)。
所謂“臟”信號(hào)是用“0”、“1”表示是否應(yīng)把已被輸出的數(shù)據(jù)向內(nèi)部總線B1寫(xiě)返的信號(hào)。用存儲(chǔ)器控制器5根據(jù)該“臟”信號(hào)判別是否應(yīng)該寫(xiě)返。在判斷為需要寫(xiě)返之際，把入口地址和特征地址連接起來(lái)。按照連接起來(lái)構(gòu)成的地址把內(nèi)部總線B1的數(shù)據(jù)寫(xiě)入到DRAM2中。該寫(xiě)入根據(jù)寫(xiě)請(qǐng)求進(jìn)行。
通過(guò)對(duì)所有的入口進(jìn)行以上的處理，結(jié)束“臟”數(shù)據(jù)的寫(xiě)返。然后，依據(jù)有效位清除請(qǐng)求進(jìn)行有效位的清除。有效位是按每個(gè)入口表示是否存在有效數(shù)據(jù)的位。通過(guò)以上一系列的電路工作，完成了超高速緩沖存儲(chǔ)器6的凈化處理。
以上對(duì)使用拷貝回方式的超高速緩沖存儲(chǔ)器6進(jìn)行了說(shuō)明，但是，在寫(xiě)通過(guò)方式的情況下不需要“臟”數(shù)據(jù)的寫(xiě)返。在這種情況下，也需要存儲(chǔ)器控制器5進(jìn)行超高速緩沖存儲(chǔ)器6的有效位的凈化這樣的清除處理，這一點(diǎn)沒(méi)有改變。
還有，在待機(jī)模式中也使用了保持內(nèi)容的超高速緩沖存儲(chǔ)器的情況下，沒(méi)有必要進(jìn)行凈化處理。在這種情況下，不需要轉(zhuǎn)移順序2的處理。
在轉(zhuǎn)移順序2中完成了保存在超高速緩沖存儲(chǔ)器中的數(shù)據(jù)的寫(xiě)返后，在轉(zhuǎn)移順序3中存儲(chǔ)器控制器5根據(jù)自更新請(qǐng)求D2把DRAM2轉(zhuǎn)向自更新模式。通過(guò)轉(zhuǎn)移順序2及轉(zhuǎn)移順序3的處理，做好了停止向DRAM2及超高速緩沖存儲(chǔ)器6供給時(shí)鐘信號(hào)CLK的準(zhǔn)備。
接著，在轉(zhuǎn)移順序4中，存儲(chǔ)器控制器5把超高速緩沖存儲(chǔ)器用時(shí)鐘屏蔽信號(hào)CMS2和DRAM2用時(shí)鐘屏蔽信號(hào)CMS3都置為“0”。由此，AND門(mén)11、12的輸出值為“0”，超高速緩沖存儲(chǔ)器6及DRAM2與時(shí)鐘信號(hào)CLK斷開(kāi)。
接著，在轉(zhuǎn)移順序5中，存儲(chǔ)器控制器5把圖1所示的待機(jī)請(qǐng)求D3給與時(shí)鐘發(fā)生器3。時(shí)鐘發(fā)生器3接受待機(jī)請(qǐng)求后停止時(shí)鐘振蕩，同時(shí)，通過(guò)把待機(jī)端子T2置為“0”把已成為待機(jī)狀態(tài)通知到芯片外部。
在轉(zhuǎn)移順序1～轉(zhuǎn)移順序5中，存儲(chǔ)器控制器5不接受其它的總線操作及中斷。由此，避免了陷入雖然DRAM2不能存取但CPU1仍在運(yùn)轉(zhuǎn)中這樣的半途而廢的狀態(tài)。
在轉(zhuǎn)移順序2中由于存儲(chǔ)器控制器5自動(dòng)地進(jìn)行凈化處理，因此使用者不必進(jìn)行用于凈化處理的以往的操作。由此，減輕了使用者的負(fù)擔(dān)。
接著，說(shuō)明從待機(jī)模式的恢復(fù)順序?；謴?fù)順序是根據(jù)經(jīng)由端子T3的外部喚醒請(qǐng)求的輸入而開(kāi)始的。
恢復(fù)順序1，若對(duì)自身輸入外部喚醒請(qǐng)求，則時(shí)鐘發(fā)生器3再次開(kāi)始時(shí)鐘振蕩。這時(shí)，內(nèi)部喚醒請(qǐng)求WKUP是“0”，通過(guò)把該信號(hào)輸入到一個(gè)輸入端子上的AND門(mén)13，時(shí)鐘信號(hào)CLK仍不能輸入到存儲(chǔ)器控制器5中。另外，時(shí)鐘發(fā)生器3把經(jīng)由待機(jī)端子T2給與的信號(hào)的邏輯置為“1”，通知芯片T的外部已從待機(jī)狀態(tài)退出。
恢復(fù)順序2，時(shí)鐘發(fā)生器3在時(shí)鐘振蕩穩(wěn)定以后把內(nèi)部喚醒信號(hào)WKUP的邏輯置為“1”。由此，對(duì)存儲(chǔ)器控制器5供給時(shí)鐘信號(hào)CLK，正常工作開(kāi)始。還有，DRAM2通過(guò)內(nèi)部喚醒請(qǐng)求WKUP為1，從自更新模式轉(zhuǎn)到自動(dòng)更新模式。
恢復(fù)順序3，存儲(chǔ)器控制器5把CPU用時(shí)鐘屏蔽信號(hào)CMS1、超高速緩沖存儲(chǔ)器用時(shí)鐘屏蔽信號(hào)CMS2以及DRAM用時(shí)鐘屏蔽信號(hào)CMS3全部置為“1”，向CPU1、DRAM2以及超高速緩沖存儲(chǔ)器6給出時(shí)鐘信號(hào)CLK。
恢復(fù)順序4，CPU1執(zhí)行喚醒處理。
以上是關(guān)于CPU睡眠模式及待機(jī)模式的電路工作。下面，詳細(xì)地說(shuō)明本發(fā)明主要的存儲(chǔ)器控制器5的結(jié)構(gòu)。
圖4是例示了存儲(chǔ)器控制器5的結(jié)構(gòu)的電路圖。總線操作控制電路BOC和CPU1、DRAM2、超高速緩沖存儲(chǔ)器6以及存在于芯片T外部的外部接口(I/F)電路之間相互進(jìn)行控制信號(hào)的往來(lái)，從這些電路或向這些電路進(jìn)行地址的輸入輸出。自動(dòng)更新請(qǐng)求D1從總線操作控制電路BOC輸出。
低功耗控制電路LECC根據(jù)來(lái)自總線操作控制電路BOC的低功耗寄存器(RG)的寫(xiě)入信號(hào)，把值寫(xiě)入到低功耗寄存器RG中。
低功耗控制電路LECC中具備的CPU睡眠模式位bit1及待機(jī)模式位bit2的與非信號(hào)成為CPU用的時(shí)鐘屏蔽信號(hào)CMS1。即，通過(guò)設(shè)置CPU睡眠模式位bit1或待機(jī)模式位bit2的任一個(gè)，CPU用的時(shí)鐘屏蔽信號(hào)CMS1成為“0”，從而切斷時(shí)鐘信號(hào)向CPU1的供給。另外，待機(jī)模式位bit2的邏輯作為進(jìn)行向待機(jī)模式的轉(zhuǎn)移處理的指示，輸出到總線操作控制電路BOC。
低功耗控制電路LECC中具備的凈化處理請(qǐng)求位bit3的邏輯作為對(duì)總線操作控制電路BOC的凈化處理請(qǐng)求如箭頭那樣輸出到BOC?？偩€操作控制電路BOC在凈化處理請(qǐng)求的邏輯表示為“貫徹”時(shí)，進(jìn)行超高速緩沖存儲(chǔ)器6的有效位的清除及“臟”數(shù)據(jù)的寫(xiě)返，完成一系列凈化處理。在凈化處理結(jié)束時(shí)向低功耗控制電路LECC通知凈化處理結(jié)束。
總線操作控制電路BOC在待機(jī)模式位bit2被設(shè)置期間，將不接受除去有關(guān)基于凈化處理請(qǐng)求位bit3的邏輯的凈化處理請(qǐng)求的總線操作之外的任何總線操作。
低功耗控制電路LECC還具備自更新請(qǐng)求位bit4、DRAM及超高速緩沖存儲(chǔ)器用的時(shí)鐘屏蔽請(qǐng)求位bit5、待機(jī)請(qǐng)求位bit6。用這些邏輯，分別給出自更新請(qǐng)求D2、超高速緩沖存儲(chǔ)器用的時(shí)鐘屏蔽CMS2、DRAM用的時(shí)鐘屏蔽CMS3和待機(jī)請(qǐng)求D3。
圖5是關(guān)于位bit1～bit6的設(shè)置條件及清除條件的圖表。所謂設(shè)置條件是任意位的表示邏輯例如被設(shè)定為“1”，所謂清除條件是被設(shè)定為“0”。根據(jù)該圖表所示的條件，bit1～bit6各個(gè)位所示邏輯由低功耗控制電路LECC中具備的電路決定。
該圖表所示的“and(與)”表示在條件齊備時(shí)把位的值設(shè)定。“or(或)”表示在多個(gè)條件中某一個(gè)成立時(shí)把位的值清除。另外，所謂“周期”表示時(shí)鐘信號(hào)的1個(gè)周期。
圖5中的條件1中斷請(qǐng)求or(或)內(nèi)部喚醒請(qǐng)求WKUP or(或)內(nèi)部復(fù)位請(qǐng)求RST。
圖5中的條件2內(nèi)部喚醒請(qǐng)求WKUP or(或)內(nèi)部復(fù)位請(qǐng)求RST。
具備包含有以上功能的總線控制電路BOC及低功耗控制電路LECC的MC工作電路5a，能夠通過(guò)使用Verilog-HDL等進(jìn)行功能所述而進(jìn)行設(shè)計(jì)。
在本發(fā)明的微控制器中，由于僅進(jìn)行把值向低功耗控制寄存器RG寫(xiě)入這樣簡(jiǎn)單的操作，故能夠節(jié)約功率。在打算把集成了CPU1及DRAM2的芯片T作為存儲(chǔ)器使用時(shí)，作為CPU睡眠模式可以停止不需要工作的CPU1。
另外，當(dāng)不需要芯片T上的電路時(shí)，即使用待機(jī)模式完全地停止時(shí)鐘信號(hào)CLK的產(chǎn)生，也能保持DRAM2的內(nèi)容。由此所需的處理由存儲(chǔ)器控制器5根據(jù)寫(xiě)入到低功耗控制寄存器RG中的值自動(dòng)地進(jìn)行。
依據(jù)以上的結(jié)構(gòu)，使用本發(fā)明的微控制器的使用者的負(fù)擔(dān)將比以往大為減輕。
若依據(jù)本發(fā)明的第一方面所述的結(jié)構(gòu)，則用控制電路自動(dòng)地實(shí)現(xiàn)順序地進(jìn)行存儲(chǔ)電路中的內(nèi)容保持工作和處理電路的停止。使用者可以?xún)H進(jìn)行把值的邏輯作為第1邏輯這樣簡(jiǎn)單的操作。完成了順序地授給的狀態(tài)下的集成電路裝置的功耗幾乎等于保持工作所需的那部分功耗，提供了不用麻煩使用者而簡(jiǎn)易地完成功耗的降低、并且操作性好的集成電路裝置。
若依據(jù)本發(fā)明的第二方面所述的結(jié)構(gòu)，則在用超高速緩沖存儲(chǔ)器輔助存儲(chǔ)電路以謀求集成電路裝置的高速化時(shí)，控制電路代替使用者進(jìn)行凈化處理。因此，省去了使用者進(jìn)行凈化處理的麻煩。
若依據(jù)本發(fā)明的第三方面所述的結(jié)構(gòu)，則通過(guò)中斷請(qǐng)求的切斷，能夠自動(dòng)地避開(kāi)處理電路例如對(duì)于不能應(yīng)答的存儲(chǔ)裝置進(jìn)行存取這樣半途而廢的狀態(tài)。從而，使用者不必進(jìn)行以往所必須的用于切斷中斷請(qǐng)求的操作，減輕了使用者的負(fù)擔(dān)。
若依據(jù)本發(fā)明的第四方面所述的結(jié)構(gòu)，則在打算把集成電路裝置總體作為存儲(chǔ)裝置使用時(shí)，能夠有選擇地停止不需要工作的處理電路。由此，有選擇地節(jié)約了無(wú)用功耗。
權(quán)利要求
1.一種集成電路裝置，其特征在于，具備在被給與待機(jī)請(qǐng)求之際停止發(fā)生同步信號(hào)的同步信號(hào)發(fā)生電路；接受所述同步信號(hào)的同時(shí)執(zhí)行指令的處理電路；在接受所述同步信號(hào)的同時(shí)工作，而在接受了自控制請(qǐng)求時(shí)獨(dú)立地進(jìn)行自身內(nèi)容保持工作的存儲(chǔ)電路；在通過(guò)從所述處理電路給與自身的寫(xiě)入信號(hào)所給與的值表示第1邏輯時(shí)，進(jìn)行所述自控制請(qǐng)求以及所述待機(jī)請(qǐng)求順序授與的控制電路。
2.根據(jù)權(quán)利要求1所述的集成電路裝置，其特征在于，還具備超高速緩沖存儲(chǔ)器，在所述值表示所述第1邏輯之際，所述控制電路在進(jìn)行所述順序的授與之前對(duì)該超高速緩沖存儲(chǔ)器進(jìn)行凈化處理。
3.根據(jù)權(quán)利要求2所述的集成電路裝置，其特征在于，所述控制電路在進(jìn)行所述凈化處理及所述順序的授與之際，切斷對(duì)自身的中斷請(qǐng)求。
4.根據(jù)權(quán)利要求1所述的集成電路裝置，其特征在于，所述控制電路在所述值表示第2邏輯之際，通過(guò)把由自身產(chǎn)生的允許信號(hào)的邏輯置為“不允許”，有選擇地切斷所述同步信號(hào)至所述處理電路的輸入。
全文摘要
提供具備控制處理電路及存儲(chǔ)電路的工作的控制電路,并且操作性好的集成電路裝置。如果從CPU1向控制器5中具備的寄存器RG寫(xiě)入“10”,則輸入到門(mén)10一個(gè)輸入端子上的CPU用的時(shí)鐘屏蔽信號(hào)CMS1的邏輯為“0”,時(shí)鐘信號(hào)CLK被門(mén)10切斷不能傳到CPU1上。由此,CPU1停止,抑制了CPU1中的功耗。為了從該狀態(tài)恢復(fù),使用者經(jīng)由端子T1把中斷請(qǐng)求輸入到控制器5上。
文檔編號(hào)G05B15/02GK1186275SQ9711129
公開(kāi)日1998年7月1日 申請(qǐng)日期1997年5月23日 優(yōu)先權(quán)日1996年10月29日
發(fā)明者巖田俊一, 佐藤貢 申請(qǐng)人:三菱電機(jī)株式會(huì)社