專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別是涉及具有將從外部供給的電源電壓變換成規(guī)定的電壓后供給內(nèi)部電路的內(nèi)部電源電路的半導(dǎo)體集成電路。


圖16是表示64M位×8的同步DRAM的現(xiàn)有例的簡略框圖。
圖16中，同步DRAM(以下稱SDRAM)200備有內(nèi)部電源電路205，該內(nèi)部電源電路205有內(nèi)部電源降壓電路201；襯底電壓發(fā)生電路202；升壓電壓發(fā)生電路203及基準(zhǔn)電壓發(fā)生電路204。另外，SDRAM200還備有地址緩沖電路206；控制信號緩沖電路207；時鐘緩沖電路208；4個存儲器陣列存儲區(qū)209、210、211、212；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路213；以及具有方式寄存電路214且對各存儲器陣列存儲區(qū)209～212及輸入輸出緩沖電路213進(jìn)行控制的控制電路215。
內(nèi)部電源降壓電路201將從電源端Vcc供給的來自外部的電源電壓降壓后生成內(nèi)部電源電壓int.Vcc，供給SDRAM200的各內(nèi)部電路，并根據(jù)從基準(zhǔn)電壓發(fā)生電路204輸入的基準(zhǔn)電壓Vref決定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路201控制并輸出內(nèi)部電源電壓int.Vcc的電壓值，以便達(dá)到從基準(zhǔn)電壓發(fā)生電路204輸入的基準(zhǔn)電壓Vref。襯底電壓發(fā)生電路202生成并輸出半導(dǎo)體襯底的偏壓，將負(fù)的襯底電壓Vbb加到半導(dǎo)體襯底上。升壓電壓發(fā)生電路203將從電源端Vcc供給的來自外部的電源電壓升壓后生成升壓電壓Vpp，供給各存儲器陣列存儲區(qū)209～212。
地址緩沖電路206連接在從外部輸入地址信號的地址信號輸入端，例如連接在輸入存儲區(qū)選擇信號的BA0、BA1端、以及連接在輸入地址信號的A0～A11端上?？刂菩盘柧彌_電路207連接在從外部輸入控制信號的各控制信號輸入端上，例如連接在輸入芯片選擇信號的/CS端、輸入低位地址選通信號的/RAS端、輸入列地址選通信號的/CAS端、輸入允許寫入信號的/WE端、以及輸入輸出屏蔽信號被輸入的DQM端上。
時鐘緩沖電路208根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號INTCLK，它連接著地址緩沖電路206、控制信號緩沖電路207、輸入輸出緩沖電路213及控制電路215。時鐘緩沖電路208還連接著輸入來自外部的時鐘信號的CLK端及輸入時鐘起動信號的CKE端。
控制電路215連接著各存儲器陣列存儲區(qū)209～212，還連接著地址緩沖電路206、控制信號緩沖電路207及輸入輸出緩沖電路213。另外，方式寄存電路214是由控制電路215根據(jù)從地址信號輸入端輸入的地址信號，判斷脈沖串長度時使用的電路。
可是，在內(nèi)部電源降壓電路201及升壓電壓發(fā)生電路203中，內(nèi)部時鐘信號INTCLK的頻率高時比低時消耗的電流量大，因此存在輸出電壓即內(nèi)部電源電壓int.Vcc及升壓電壓Vpp的下降增大的問題。另外，在襯底電壓發(fā)生電路202中，存在內(nèi)部時鐘信號INTCLK的頻率高時比低時輸出電壓即負(fù)的襯底電壓Vbb容易上升的問題。
本發(fā)明就是為了解決這些問題而完成的，其目的在于獲得一種備有內(nèi)部電源電路的半導(dǎo)體集成電路，該內(nèi)部電源電路能將不隨內(nèi)部時鐘信號INTCLK的頻率的變化而變化的穩(wěn)定的輸出電壓供給內(nèi)部電路。
另外，在特開昭58-171842號及特開平4-112312號公報中公開的半導(dǎo)體集成電路，其目的及結(jié)構(gòu)與本發(fā)明的半導(dǎo)體集成電路不同，它是為了降低電路的消耗電流，隨著時鐘脈沖頻率的不同而改變工作電壓的。
本發(fā)明的第1方面的半導(dǎo)體集成電路備有根據(jù)規(guī)定的基準(zhǔn)電壓，降低來自外部的電源電壓，生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部。由頻率判斷部判斷的頻率越高，上述內(nèi)部電源降壓部使對應(yīng)于內(nèi)部電源電壓下降的輸出電流的增加速度越快。
本發(fā)明的第2方面的半導(dǎo)體集成電路是在第1方面的半導(dǎo)體集成電路中，上述內(nèi)部電源降壓部備有輸入所輸出的內(nèi)部電源電壓和規(guī)定的基準(zhǔn)電壓的差動放大電路部；控制流入該差動放大電路部的電流，并控制差動放大電路部的增益的增益控制部；以及根據(jù)上述差動放大電路部的輸出電壓，改變電流供給能力的輸出電路部。內(nèi)部時鐘信號的頻率越高，上述增益控制部越增加流入差動放大電路部的電流，使差動放大電路部的增益越大。
本發(fā)明的第3方面的半導(dǎo)體集成電路是在第2方面的半導(dǎo)體集成電路中，上述增益控制部由向差動放大電路部供給電流的柵極尺寸不同的多個MOS晶體管構(gòu)成，內(nèi)部時鐘信號的頻率越高，使漏電流越大的MOS晶體管工作，增加流入差動放大電路部的電流。
本發(fā)明的第4方面的半導(dǎo)體集成電路是在第2方面的半導(dǎo)體集成電路中，上述增益控制部由向差動放大電路部供給電流的多個MOS晶體管構(gòu)成，內(nèi)部時鐘信號的頻率越高，越增加工作的MOS晶體管數(shù)，增加流入差動放大電路部的電流。
本發(fā)明的第5方面的半導(dǎo)體集成電路是在第2方面的半導(dǎo)體集成電路中，上述增益控制部由向差動放大電路部供給電流的MOS晶體管和根據(jù)內(nèi)部時鐘信號的頻率控制該MOS晶體管的柵極電壓的柵極電壓控制電路構(gòu)成，內(nèi)部時鐘信號的頻率越高，柵極電壓控制電路控制上述MOS晶體管的柵極電壓，增加供給差動放大電路部的電流。
本發(fā)明的第6方面的半導(dǎo)體集成電路備有生成并輸出多個不同的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生部；選擇從該基準(zhǔn)電壓發(fā)生部輸入的基準(zhǔn)電壓，并根據(jù)該選擇的基準(zhǔn)電壓，降低來自外部的電源電壓，生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部。由頻率判斷部判斷的頻率越高，上述內(nèi)部電源降壓部選擇越大的基準(zhǔn)電壓，補(bǔ)償內(nèi)部電源電壓的下降。
本發(fā)明的第7方面的半導(dǎo)體集成電路是在第6方面的半導(dǎo)體集成電路中，上述內(nèi)部電源降壓部備有根據(jù)內(nèi)部時鐘信號的頻率，選擇來自基準(zhǔn)電壓發(fā)生部的基準(zhǔn)電壓的基準(zhǔn)電壓選擇部；輸入所輸出的內(nèi)部電源電壓和基準(zhǔn)電壓選擇部選擇的基準(zhǔn)電壓的差動放大電路部；以及根據(jù)差動放大電路部的輸出電壓，改變電流供給能力的輸出電路部。內(nèi)部時鐘信號的頻率越高，上述基準(zhǔn)電壓選擇部選擇越大的基準(zhǔn)電壓。
本發(fā)明的第8方面的半導(dǎo)體集成電路備有根據(jù)規(guī)定的基準(zhǔn)電壓，降低來自外部的電源電壓，生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部。由頻率判斷部判斷的頻率越高，上述內(nèi)部電源降壓部越增加輸出電流供給能力。
本發(fā)明的第9方面的半導(dǎo)體集成電路是在第8方面的半導(dǎo)體集成電路中，上述內(nèi)部電源降壓部備有輸入所輸出的內(nèi)部電源電壓和規(guī)定的基準(zhǔn)電壓的差動放大電路部；以及根據(jù)內(nèi)部時鐘信號頻率，改變電流供給能力的輸出電路部。內(nèi)部時鐘信號的頻率越高，該輸出電路部越增加電流供給能力。
本發(fā)明的第10方面的半導(dǎo)體集成電路是在第1至第9方面的半導(dǎo)體集成電路中，還備有生成并輸出半導(dǎo)體襯底的偏壓、將襯底電壓加到半導(dǎo)體襯底上的襯底電壓發(fā)生部，由頻率判斷部判斷的頻率越高，該襯底電壓發(fā)生部對襯底電壓的上升的應(yīng)答性越好，加快襯底電壓上升的檢測速度。
本發(fā)明的第11方面的半導(dǎo)體集成電路是在第1至第9方面的半導(dǎo)體集成電路中，還備有升高來自外部的電源電壓，生成并輸出升壓電壓的升壓電壓發(fā)生部。由頻率判斷部判斷的頻率越高，該升壓電壓發(fā)生部對升壓電壓的下降的應(yīng)答性越好，加快升壓電壓下降的檢測速度。
本發(fā)明的第12方面的半導(dǎo)體集成電路備有生成并輸出半導(dǎo)體襯底的偏壓、將襯底電壓加到半導(dǎo)體襯底上的襯底電壓發(fā)生部，根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部。由頻率判斷部判斷的頻率越高，上述襯底電壓發(fā)生部對襯底電壓的上升的應(yīng)答性越好，加快襯底電壓上升的檢測速度。
本發(fā)明的第13方面的半導(dǎo)體集成電路是在第12方面的半導(dǎo)體集成電路中，上述襯底電壓發(fā)生部備有降低襯底電壓的充電電路部；以及檢測輸出的襯底電壓、當(dāng)襯底電壓達(dá)到規(guī)定值以上時使充電電路部工作的襯底電壓檢測部。內(nèi)部時鐘信號頻率越高，上述襯底電壓檢測部對襯底電壓的上升的應(yīng)答性越好，加快襯底電壓達(dá)到規(guī)定值以上的檢測速度。
本發(fā)明的第14方面的半導(dǎo)體集成電路備有升高來自外部的電源電壓，生成并輸出升壓電壓的升壓電壓發(fā)生部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部。由頻率判斷部判斷的頻率越高，上述升壓電壓發(fā)生部對升壓電壓的下降的應(yīng)答性越好，加快升壓電壓下降的檢測速度。
本發(fā)明的第15方面的半導(dǎo)體集成電路是在第14方面的半導(dǎo)體集成電路中，上述升壓電壓發(fā)生部備有使升壓電壓上升的充電電路部；以及檢測輸出的升壓電壓、當(dāng)升壓電壓達(dá)到規(guī)定值以下時使充電電路部工作的升壓電壓檢測部。內(nèi)部時鐘信號頻率越高，上述升壓電壓檢測部對升壓電壓的下降的應(yīng)答性越好，加快升壓電壓達(dá)到規(guī)定值以下的檢測速度。
圖1是表示本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路例的簡略框圖。
圖2是圖1中的頻率檢測電路21的電路例圖。
圖3是表示圖2中的頻率檢測電路21的工作例的時間圖。
圖4是圖1中的內(nèi)部電源降壓電路2的電路例圖。
圖5是本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路的變形例圖。
圖6是表示本發(fā)明的實(shí)施例2的半導(dǎo)體集成電路例的簡略框圖。
圖7是圖6中的內(nèi)部電源降壓電路61的電路例圖。
圖8是表示本發(fā)明的實(shí)施例3的半導(dǎo)體集成電路例的簡略框圖。
圖9是圖8中的內(nèi)部電源降壓電路81的電路例圖。
圖10是表示本發(fā)明的實(shí)施例4的半導(dǎo)體集成電路例的簡略框圖。
圖11是圖10中的內(nèi)部電源降壓電路101的電路例圖。
圖12是表示本發(fā)明的實(shí)施例5的半導(dǎo)體集成電路例的簡略框圖。
圖13是圖12中的襯底電壓發(fā)生電路121的電路例圖。
圖14是表示本發(fā)明的實(shí)施例6的半導(dǎo)體集成電路例的簡略框圖。
圖15是圖14中的升壓電壓發(fā)生電路141的電路例圖。
圖16是表示64M位×8的同步DRAM的現(xiàn)有例的簡略框圖。
下面，根據(jù)附圖所示的實(shí)施例，詳細(xì)說明本發(fā)明。
實(shí)施例1圖1是表示本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路例的簡略框圖，舉例示出了64M位×8的同步DRAM。
圖1中，同步DRAM(以下稱SDRAM)1備有內(nèi)部電源電路10，該內(nèi)部電源電路10有內(nèi)部電源降壓電路2；襯底電壓發(fā)生電路3；升壓電壓發(fā)生電路4；以及生成并輸出基準(zhǔn)電壓Vref的基準(zhǔn)電壓發(fā)生電路5。另外，SDRAM1還備有地址緩沖電路11；控制信號緩沖電路12；時鐘緩沖電路13；4個存儲器陣列存儲區(qū)14、15、16、17；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18；以及具有方式寄存電路19且對各存儲器陣列存儲區(qū)14～17及輸入輸出緩沖電路18進(jìn)行控制的控制電路20，另外，還備有檢測時鐘頻率的頻率檢測電路21。另外，內(nèi)部電源降壓電路2及基準(zhǔn)電壓發(fā)生電路5構(gòu)成內(nèi)部電源降壓部，時鐘緩沖電路13構(gòu)成內(nèi)部時鐘信號生成部，頻率檢測電路21構(gòu)成頻率判斷部。
內(nèi)部電源降壓電路10連接在從外部供電的電源端Vcc上，基準(zhǔn)電壓發(fā)生電路5連接在內(nèi)部電源降壓電路2上，內(nèi)部電源降壓電路2連接在SDRAM1的各內(nèi)部電路上，但其連接省略。另外，襯底電壓發(fā)生電路3連接在形成SDRAM1的半導(dǎo)體襯底上，但其連接省略。升壓電壓發(fā)生電路4分別連接在存儲器陣列存儲區(qū)14～17。
地址緩沖電路11上連接著從外部輸入地址信號的A0～A11端，還分別連接著從外部輸入存儲區(qū)選擇信號的BA0及BA1端，地址緩沖電路11連接在控制電路20上。另外，控制信號緩沖電路12上分別連接著輸入芯片選擇信號的/CS端、輸入低位地址選通信號的/RAS端、輸入列地址選通信號的/CAS端、輸入允許寫入信號的/WE端、以及輸入輸出屏蔽信號被輸入的DQM端，控制信號緩沖電路12連接在控制電路20上。
時鐘緩沖電路13上連接著從外部輸入時鐘信號的CLK端及輸入從外部輸入的時鐘起動信號的CKE端，時鐘緩沖電路13分別連接在地址緩沖電路11、控制信號緩沖電路12、輸入輸出緩沖電路18、控制電路20及頻率檢測電路21上。另外，頻率檢測電路21連接在內(nèi)部電源降壓電路2上，控制電路20分別連接在各存儲器陣列存儲區(qū)14～17上，還連接在輸入輸出緩沖電路18上。輸入輸出緩沖電路18上還分別連接著進(jìn)行數(shù)據(jù)的輸入輸出的數(shù)據(jù)輸入輸出端DQ0～DQ7。
內(nèi)部電源降壓電路2將從電源端Vcc供給的來自外部的電源電壓降壓后，生成內(nèi)部電源電壓int.Vcc，供給SDRAM1的各內(nèi)部電路，并根據(jù)從基準(zhǔn)電壓發(fā)生電路5輸入的基準(zhǔn)電壓Vref決定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路2控制并輸出內(nèi)部電源電壓int.Vcc的電壓值，以便達(dá)到從基準(zhǔn)電壓發(fā)生電路5輸入的基準(zhǔn)電壓Vref。襯底電壓發(fā)生電路3生成并輸出半導(dǎo)體襯底的偏壓，將負(fù)的襯底電壓Vbb加到半導(dǎo)體襯底上。升壓電壓發(fā)生電路4將從電源端Vcc供給的來自外部的電源電壓升壓后，生成升壓電壓Vpp，供給各存儲器陣列存儲區(qū)14～17。
時鐘緩沖電路13根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號INTCLK，地址緩沖電路11、控制信號緩沖電路12、輸入輸出緩沖電路18及控制電路20根據(jù)從時鐘緩沖電路13輸入的內(nèi)部時鐘信號INTCLK而工作。控制電路20在根據(jù)從地址信號輸入端輸入的地址信號判斷脈沖串長度時，使用方式寄存電路19。頻率檢測電路21檢測從時鐘緩沖電路13輸出的內(nèi)部時鐘信號INTCLK的頻率，將表示所檢測的頻率超過了規(guī)定值或在規(guī)定值以下的信號輸出給內(nèi)部電源降壓電路2。
圖2是頻率檢測電路21的電路例圖。
圖2中，頻率檢測電路21由T觸發(fā)器31、延遲電路32、33、34、NOR電路35、36、反相電路37～43及傳輸門44構(gòu)成。延遲電路32由n(n是自然數(shù))個NAND電路NA1～NAn及n個反相電路INV1～I(xiàn)NVn構(gòu)成。
在延遲電路32中，NAND電路NA1的輸出端連接在反相電路INV1的輸入端上，反相電路INV1的輸出端連接在NAND電路NA2的一個輸入端上。同樣，NAND電路NA2的輸出端連接在反相電路INV2的輸入端上，反相電路INV2的輸出端連接在NAND電路NA3的一個輸入端上。n個NAND電路和n個反相電路按同樣的方法連接，NAND電路NA1的一個輸入端連接在T觸發(fā)器31的非反轉(zhuǎn)輸出端Q上，設(shè)該連接部為a。另外，第n個反相電路INVn的輸出端連接在傳輸門44的輸入端上。設(shè)該連接部為b。
另一方面，延遲電路33的輸出端連接在反相電路37的輸入端上，反相電路37的輸出端連接在NOR電路35的一個輸入端上。延遲電路33的輸入端和NOR電路35的另一個輸入端分另連接在連接部a上。同樣，延遲電路34的輸出端連接在反相電路38的輸入端上，反相電路38的輸出端連接在NOR電路36的一個輸入端上。延遲電路34的輸入端和NOR電路36的另一個輸入端分別連接在NOR電路35的輸出端上，設(shè)該連接部為c。另外，NOR電路36的輸出端連接在反相電路39的輸入端上，設(shè)該連接部為d。NAND電路NA1～NAn各自的另一個輸入端分別連接在反相電路39的輸出端上。
另外，形成傳輸門44的n溝道型MOS晶體管的柵極及反相電路40的輸入端分別連接在連接部c上，反相電路40的輸出端連接在形成傳輸門44的p溝道型MOS晶體管的柵極上。反相電路41及42的輸入和輸出端互相連接，形成鎖存電路45，鎖存電路45的輸出端連接在內(nèi)部電源降壓電路2上，輸出非反轉(zhuǎn)輸出信號CLKH，同時通過反相電路43連接在內(nèi)部電源降壓電路2上，輸出非反轉(zhuǎn)輸出信號CLKH的反轉(zhuǎn)信號即反轉(zhuǎn)輸出信號/CLKH。
延遲電路33、NOR電路35及反相電路37形成單穩(wěn)態(tài)多諧振蕩器46，同樣，延遲電路34、NOR電路36及反相電路38形成單穩(wěn)態(tài)多諧振蕩器47。T觸發(fā)器31輸入端T連接在時鐘緩沖電路13上，輸入內(nèi)部時鐘信號INTCLK，T觸發(fā)器31是當(dāng)輸入的內(nèi)部時鐘信號INTCLK上升時，將輸出信號的電平反轉(zhuǎn)用的電路。
圖3是表示圖2中的頻率檢測電路21的工作例的時間圖，用圖3說明圖2的頻率檢測電路21的工作例。圖3中，假設(shè)由延遲電路32產(chǎn)生的延遲時間為τ0，內(nèi)部時鐘信號INTCLK的周期為τ。內(nèi)部時鐘信號INTCLK上升時，連接部a變?yōu)楦唠娖?，?jīng)過時間τ后，連接部a變?yōu)榈碗娖健Ｍㄟ^連接部a從高電平下降到低電平，在連接部c產(chǎn)生單觸發(fā)信號。
這里，設(shè)τ＜τ0，在連接部a的高電平傳送到連接部b之前，在連接部c產(chǎn)生單觸發(fā)脈沖信號，傳輸門44導(dǎo)通，變成導(dǎo)通狀態(tài)后，便被截止而變成非導(dǎo)通狀態(tài)。因此，鎖存電路45的輸入端變?yōu)榈碗娖?，來自頻率檢測電路21的非反轉(zhuǎn)輸出信號CLKH變?yōu)楦唠娖?，反轉(zhuǎn)輸出信號/CLKH變?yōu)榈碗娖健Ａ硪环矫?，?dāng)τ≥τ0時，連接部a的高電平被傳送到連接部b，因此在連接部c產(chǎn)生單觸發(fā)脈沖信號，傳輸門44導(dǎo)通，變成導(dǎo)通狀態(tài)后，便被截止而變成非導(dǎo)通狀態(tài)。因此，鎖存電路45的輸入端變?yōu)楦唠娖?，來自頻率檢測電路21的非反轉(zhuǎn)輸出信號CLKH變?yōu)榈碗娖?，反轉(zhuǎn)輸出信號/CLKH變?yōu)楦唠娖健?br> 即，頻率檢測電路21在從時鐘緩沖電路13輸入的內(nèi)部時鐘信號INTCLK的頻率為規(guī)定頻率以下時，輸出低電平的非反轉(zhuǎn)輸出信號CLKH及高電平的反轉(zhuǎn)輸出信號/CLKH，當(dāng)超過規(guī)定頻率時，輸出高電平的非反轉(zhuǎn)輸出信號CLKH及低電平的反轉(zhuǎn)輸出信號/CLKH。另外，單穩(wěn)態(tài)多諧振蕩器47根據(jù)單穩(wěn)態(tài)多諧振蕩器46輸出的單觸發(fā)脈沖信號，在傳輸門44開閉后，輸出使延遲電路32上殘留的脈沖信號復(fù)位用的信號。
圖4是內(nèi)部電源降壓電路2的電路例圖。
在圖4中，內(nèi)部電源降壓電路2由差動放大電路55、增益控制電路58和形成輸出電路的p溝道型MOS晶體管59構(gòu)成，上述差動放大電路55由2個p溝道型MOS晶體管51及52和2個n溝道型MOS晶體管53及54構(gòu)成，上述增益控制電路58由2個n溝道型MOS晶體管56及57構(gòu)成，進(jìn)行差動放大電路55的增益控制。另外，差動放大電路55構(gòu)成差動放大電路部，增益控制電路58構(gòu)成增益控制部，p溝道型MOS晶體管59構(gòu)成輸出電路部。
在差動放大電路55中，p溝道型MOS晶體管51及52的各柵極相連接，該連接部連接在p溝道型MOS晶體管51的漏極上。另外，p溝道型MOS晶體管51及52的各源極分別連接在電源端Vcc上。而p溝道型MOS晶體管51的漏極連接在n溝道型MOS晶體管53的漏極上，p溝道型MOS晶體管52的漏極連接在n溝道型MOS晶體管54的漏極上，該連接部上連接著p溝道型MOS晶體管59的柵極。
從內(nèi)部電源降壓電路2輸出的內(nèi)部電源電壓int.Vcc輸入到n溝道型MOS晶體管53的柵極上，n溝道型MOS晶體管54柵極連接在基準(zhǔn)電壓發(fā)生電路5上，輸入基準(zhǔn)電壓Vref。n溝道型MOS晶體管53及54的各源極相連接，該連接部連接在增益控制電路58中的n溝道型MOS晶體管56及57的各漏極的連接部上。
n溝道型MOS晶體管56及57的各漏極相連接并接地。n溝道型MOS晶體管56及57的各柵極分別連接在頻率檢測電路21上，n溝道型MOS晶體管56柵極連接在頻率檢測電路21的鎖存電路45的輸出端上，輸入非反轉(zhuǎn)輸出信號CLKH，n溝道型MOS晶體管57柵極連接在反相電路43的輸出端上，輸入反轉(zhuǎn)輸出信號/CLKH。另外，p溝道型MOS晶體管59的源極連接在電源端Vcc上。p溝道型MOS晶體管59的漏極構(gòu)成內(nèi)部電源降壓電路2的輸出端，從p溝道型MOS晶體管59的漏極輸出內(nèi)部電源電壓int.Vcc。
在上述的結(jié)構(gòu)中，形成增益控制電路58的n溝道型MOS晶體管56及57的柵極尺寸不同，流過n溝道型MOS晶體管56的電流比流過n溝道型MOS晶體管57的電流大。即n溝道型MOS晶體管57的柵極寬度比n溝道型MOS晶體管56的柵極寬度窄，或前者的柵極形成得長。
通過這樣構(gòu)成，當(dāng)內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時，來自頻率檢測電路21的非反轉(zhuǎn)輸出信號CLKH為低電平，同時來自頻率檢測電路21的反轉(zhuǎn)輸出信號/CLKH為高電平，則n溝道型MOS晶體管56截止，同時n溝道型MOS晶體管57導(dǎo)通，于是漏電流id57流過n溝道型MOS晶體管57。其次，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過在規(guī)定值時，來自頻率檢測電路21的非反轉(zhuǎn)輸出信號CLKH為高電平，同時來自頻率檢測電路21的反轉(zhuǎn)輸出信號/CLKH為低電平，則n溝道型MOS晶體管56導(dǎo)通，同時n溝道型MOS晶體管57截止，于是漏電流id56流過n溝道型MOS晶體管56。
這里，由于n溝道型MOS晶體管56形成得流過它的電流比流過n溝道型MOS晶體管57的電流大，所以id56＞id57。即，當(dāng)n溝道型MOS晶體管56導(dǎo)通時，流過差動放大電路55的電流比n溝道型MOS晶體管57導(dǎo)通時流過的電流大。
流過差動放大電路55的電流越大，差動放大電路55的增益越大，應(yīng)答性能越好，對應(yīng)于內(nèi)部電源電壓int.Vcc的下降，能在短時間內(nèi)降低p溝道型MOS晶體管59的柵極電壓。另外，如果p溝道型MOS晶體管59的柵極電壓變低，則流過的電流變大。由于這些原因，與內(nèi)部時鐘信號INTCLK的頻率低于規(guī)定值時相比較，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，對應(yīng)于內(nèi)部電源電壓int.Vcc的下降，能在短時間內(nèi)供給更多的電流，能防止內(nèi)部電源電壓int.Vcc的下降。
另一方面，圖5中將n溝道型MOS晶體管57的柵極連接在頻率檢測電路21的反相電路43的輸出端上，輸入反轉(zhuǎn)輸出信號/CLKH，但作為實(shí)施例1的變形例，如圖5所示，也可以不將n溝道型MOS晶體管57的柵極連接成輸入反轉(zhuǎn)輸出信號/CLKH，而是連接在電源端Vcc上等，使之經(jīng)常為高電平，使n溝道型MOS晶體管57經(jīng)常導(dǎo)通。
通過這樣構(gòu)成，當(dāng)內(nèi)部時鐘信號INTCLK的頻率低于規(guī)定值時，只有n溝道型MOS晶體管57導(dǎo)通，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，n溝道型MOS晶體管56及57導(dǎo)通。由于這個原因，與內(nèi)部時鐘信號INTCLK的頻率低于規(guī)定值時相比較，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，流過差動放大電路55的電流變大，能獲得與圖4相同的效果。
這樣，本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路在內(nèi)部電源降壓電路2的差動放大電路55中，能根據(jù)內(nèi)部時鐘信號INTCLK的頻率改變增益，改變應(yīng)答性能。即，在內(nèi)部電源降壓電路2中，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時比低于規(guī)定值時，差動放大電路55的增益大，應(yīng)答性能好。由于這個原因，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，內(nèi)部電源降壓電路2對應(yīng)于內(nèi)部電源電壓int.Vcc的下降，能在短時間內(nèi)供給更多的電流，因此能防止由內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降。另外，頻率低時能減小差動放大電路55中消耗的電流，能謀求降低SDRAM中的消耗電流。
實(shí)施例2在上述實(shí)施例1中，由2個n溝道型MOS晶體管56及57形成增益控制電路58，利用這2個n溝道型MOS晶體管56及57，當(dāng)內(nèi)部時鐘信號INTCLK的頻率高時和低時，通過改變流過差動放大電路55的電流，改變差動放大電路55的增益，改變應(yīng)答性能，但也可以用1個n溝道型MOS晶體管控制流過差動放大電路55的電流，本發(fā)明的實(shí)施例2就是這樣構(gòu)成的。
圖6是表示本發(fā)明的實(shí)施例2的半導(dǎo)體集成電路例的簡略框圖，示出了64M位×8的SDRAM的例。另外，在圖6中，與圖1相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖1不同的地方。
圖6中與圖1不同的地方在于通過改變圖1中的內(nèi)部電源降壓電路2的電路結(jié)構(gòu)，變成內(nèi)部電源降壓電路61，同時增加了第1電壓發(fā)生電路62及第2電壓發(fā)生電路63，使圖1中的內(nèi)部電源電路10有內(nèi)部電源降壓電路61、襯底電壓發(fā)生電路3、升壓電壓發(fā)生電路4、基準(zhǔn)電壓發(fā)生電路5、第1電壓發(fā)生電路62及第2電壓發(fā)生電路63，這樣處理后將圖1中的內(nèi)部電源電路10作為內(nèi)部電源電路64，與此相伴隨，將圖1中SDRAM1作為SDRAM65。內(nèi)部電源降壓電路61構(gòu)成內(nèi)部電源降壓部。
在圖6中，SDRAM65備有內(nèi)部電源電路64，該內(nèi)部電源電路64有內(nèi)部電源降壓電路61；襯底電壓發(fā)生電路3；升壓電壓發(fā)生電路4；基準(zhǔn)電壓發(fā)生電路5；生成并輸出規(guī)定的電壓VaL的第1電壓發(fā)生電路62及生成并輸出規(guī)定的電壓VaH的第2電壓發(fā)生電路63。另外，SDRAM65還備有地址緩沖電路11；控制信號緩沖電路12；時鐘緩沖電路13；4個存儲器陣列存儲區(qū)14～17；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18；具有方式寄存電路19且對各存儲器陣列存儲區(qū)14～17及輸入輸出緩沖電路18進(jìn)行控制的控制電路20；以及頻率檢測電路21。
內(nèi)部電源電路64連接在從外部供電的電源端Vcc上，基準(zhǔn)電壓發(fā)生電路5、第1電壓發(fā)生電路62及第2電壓發(fā)生電路63分別連接在內(nèi)部電源降壓電路61上，內(nèi)部電源降壓電路61連接在SDRAM65的各內(nèi)部電路上，其連接省略。另外，頻率檢測電路21連接在內(nèi)部電源降壓電路61上。
內(nèi)部電源降壓電路61降低從電源端Vcc供給的來自外部的電源電壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM65的各內(nèi)部電路，并根據(jù)從基準(zhǔn)電壓發(fā)生電路5輸入的基準(zhǔn)電壓Vref，確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路61控制并輸出內(nèi)部電源電壓int.Vcc的電壓值，以便達(dá)到從基準(zhǔn)電壓發(fā)生電路5輸入的基準(zhǔn)電壓Vref。內(nèi)部電源降壓電路61根據(jù)從頻率檢測電路21輸出的信號，切換電流供給能力。
圖7是內(nèi)部電源降壓電路61的電路例圖。另外，在圖7中，與圖4相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖4不同的地方。
圖7中與圖4不同的地方在于由n溝道型MOS晶體管71、2個傳輸門72及73形成增益控制電路58，然后將圖4中的增益控制電路58作為增益控制電路74。另外，增益控制電路74、第1電壓發(fā)生電路62及第2電壓發(fā)生電路63構(gòu)成增益控制部，傳輸門72及73構(gòu)成柵極電壓控制電路。
在圖7中，內(nèi)部電源降壓電路61由差動放大電路55、增益控制電路74形成輸出電路的p溝道型MOS晶體管59構(gòu)成，上述增益控制電路74由n溝道型MOS晶體管71和傳輸門72及73構(gòu)成，進(jìn)行差動放大電路55的增益控制。
n溝道型MOS晶體管53及54的各源極相連接，該連接部連接在n溝道型MOS晶體管71的漏極上，n溝道型MOS晶體管71的源極接地。n溝道型MOS晶體管71的柵極分別連接著傳輸門72及73的各輸出端，傳輸門72的輸入端連接在第1電壓發(fā)生電路62上，傳輸門73的輸入端連接在第2電壓發(fā)生電路63上。
形成傳輸門72的p溝道型MOS晶體管的柵極及形成傳輸門73的n溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的鎖存電路45的輸出端上，分別輸入非反轉(zhuǎn)輸出信號CLKH，形成傳輸門72的n溝道型MOS晶體管的柵極及形成傳輸門73的p溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的反相電路43的輸出端上，分別輸入反轉(zhuǎn)輸出信號/CLKH。
在上述的結(jié)構(gòu)中，從第1電壓發(fā)生電路62輸入的規(guī)定的電壓VaL被輸入傳輸門72的輸入端，從第2電壓發(fā)生電路63輸入的規(guī)定的電壓VaH被輸入傳輸門73的輸入端。規(guī)定的電壓VaL和VaH有VaH＞VaL的關(guān)系。當(dāng)內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時，非反轉(zhuǎn)輸出信號CLKH為低電平，同時反轉(zhuǎn)輸出信號/CLKH為高電平。于是，傳輸門72導(dǎo)通而呈導(dǎo)通狀態(tài)，傳輸門73截止而呈非導(dǎo)通狀態(tài)。因此，規(guī)定的電壓VaL被輸入n溝道型MOS晶體管71的柵極。
另一方面，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，非反轉(zhuǎn)輸出信號CLKH為高電平，同時反轉(zhuǎn)輸出信號/CLKH為低電平。于是，傳輸門72截止而呈非導(dǎo)通狀態(tài)，傳輸門73導(dǎo)通而呈導(dǎo)通狀態(tài)。因此，規(guī)定的電壓VaH被輸入n溝道型MOS晶體管71的柵極。如上所述，由于具有VaH＞VaL的關(guān)系，所以與內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時相比較，超過規(guī)定值時輸入n溝道型MOS晶體管71的柵極的電壓高，即，n溝道型MOS晶體管71的漏極電流大，流過差動放大電路55的電流變大。
流過差動放大電路55的電流越大，差動放大電路55的增益越大，應(yīng)答性能越好，對應(yīng)于內(nèi)部電源電壓int.Vcc的下降，能在短時間內(nèi)降低p溝道型MOS晶體管59的柵極電壓。另外，p溝道型MOS晶體管59在柵極電壓低時，流過的電流大。由于這個原因，與內(nèi)部時鐘信號INTCLK的頻率低于規(guī)定值時相比較，當(dāng)超過規(guī)定值時，對應(yīng)于內(nèi)部電源電壓int.Vcc的下降，能在短時間內(nèi)供給更多的電流，因此能防止內(nèi)部電源電壓int.Vcc的下降。
這樣，本發(fā)明的實(shí)施例2的半導(dǎo)體集成電路在內(nèi)部電源降壓電路61的差動放大電路55中，能根據(jù)內(nèi)部時鐘信號INTCLK的頻率改變增益，改變應(yīng)答性能。即，在內(nèi)部電源降壓電路61中，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時比低于規(guī)定值時，差動放大電路55的增益大，應(yīng)答性能好。由于這個原因，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，內(nèi)部電源降壓電路61對應(yīng)于內(nèi)部電源電壓int.Vcc的下降，能在短時間內(nèi)供給更多的電流，因此能防止由內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降。另外，內(nèi)部時鐘信號INTCLK的頻率低時，能減小差動放大電路55中消耗的電流，能謀求降低SDRAM中的消耗電流。
實(shí)施例3在上述實(shí)施例1及2中，通過改變流過差動放大電路55的電流，改變差動放大電路55的增益，改變應(yīng)答性能，但也可以在內(nèi)部時鐘信號INTCLK的頻率低于規(guī)定值時和超過規(guī)定值時，通過改變輸入差動放大電路55的n溝道型MOS晶體管54的柵極的柵極電壓即基準(zhǔn)電壓，補(bǔ)償內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降，本發(fā)明的實(shí)施例3就是這樣構(gòu)成的。
圖8是表示本發(fā)明的實(shí)施例3的半導(dǎo)體集成電路例的簡略框圖，示出了64M位×8的SDRAM的例。另外，在圖8中，與圖1相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖1不同的地方。
圖8中與圖1不同的地方在于廢除圖1中的基準(zhǔn)電壓發(fā)生電路5，通過改變圖1中的內(nèi)部電源降壓電路2的電路結(jié)構(gòu)，構(gòu)成內(nèi)部電源降壓電路81，同時增加第1基準(zhǔn)電壓發(fā)生電路82及第2基準(zhǔn)電壓發(fā)生電路83，使圖1中的內(nèi)部電源電路10有內(nèi)部電源降壓電路81、襯底電壓發(fā)生電路3、升壓電壓發(fā)生電路4、第1基準(zhǔn)電壓發(fā)生電路82及第2基準(zhǔn)電壓發(fā)生電路83，然后將圖1中的內(nèi)部電源電路10作為內(nèi)部電源電路84，與此相伴隨，將圖1中SDRAM1作為SDRAM85。內(nèi)部電源降壓電路81構(gòu)成內(nèi)部電源降壓部，第1基準(zhǔn)電壓發(fā)生電路82及第2基準(zhǔn)電壓發(fā)生電路83構(gòu)成基準(zhǔn)電壓發(fā)生部。
在圖8中，SDRAM85備有內(nèi)部電源電路84，該內(nèi)部電源電路84有內(nèi)部電源降壓電路81；襯底電壓發(fā)生電路3；升壓電壓發(fā)生電路4；生成并輸出基準(zhǔn)電壓VrL的第1基準(zhǔn)電壓發(fā)生電路82及生成并輸出基準(zhǔn)電壓VrH的第2基準(zhǔn)電壓發(fā)生電路83。另外，SDRAM85還備有地址緩沖電路11；控制信號緩沖電路12；時鐘緩沖電路13；4個存儲器陣列存儲區(qū)14～17；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18；具有方式寄存電路19且對各存儲器陣列存儲區(qū)14～17及輸入輸出緩沖電路18進(jìn)行控制的控制電路20；以及頻率檢測電路21。
內(nèi)部電源電路84連接在從外部供電的電源端Vcc上，第1基準(zhǔn)電壓發(fā)生電路82及第2基準(zhǔn)電壓發(fā)生電路83分別連接在內(nèi)部電源降壓電路81上，內(nèi)部電源降壓電路81連接在SDRAM85的各內(nèi)部電路上，其連接省略。另外，頻率檢測電路21連接在內(nèi)部電源降壓電路81上。
內(nèi)部電源降壓電路81降低從電源端Vcc供給的來自外部的電源電壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM85的各內(nèi)部電路，并根據(jù)從第1基準(zhǔn)電壓發(fā)生電路82輸入的基準(zhǔn)電壓VrL或從第2基準(zhǔn)電壓發(fā)生電路83輸入的基準(zhǔn)電壓VrH，確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路81控制并輸出內(nèi)部電源電壓int.Vcc的電壓值，以便達(dá)到從第1基準(zhǔn)電壓發(fā)生電路82輸入的基準(zhǔn)電壓VrL或從第2基準(zhǔn)電壓發(fā)生電路83輸入的基準(zhǔn)電壓VrH。內(nèi)部電源降壓電路81根據(jù)從頻率檢測電路21輸出的表示內(nèi)部時鐘信號INTCLK的頻率的信號，進(jìn)行基準(zhǔn)電壓VrL及VrH的切換。
圖9是內(nèi)部電源降壓電路81的電路例圖。另外，在圖9中，與圖4相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖4不同的地方。
圖9中與圖4不同的地方在于廢除圖4中的增益控制電路58，并在圖4所示的差動放大電路55中增加恒定電流源91，然后將圖4中的差動放大電路55作為差動放大電路92，并增加由傳輸門93及94構(gòu)成的基準(zhǔn)電壓切換電路95。另外，差動放大電路92構(gòu)成差動放大電路部，基準(zhǔn)電壓切換電路95構(gòu)成基準(zhǔn)電壓選擇部。
在圖9中，內(nèi)部電源降壓電路81由差動放大電路92、基準(zhǔn)電壓切換電路95和形成輸出電路的p溝道型MOS晶體管59構(gòu)成。差動放大電路92由2個p溝道型MOS晶體管51、52、2個n溝道型MOS晶體管53、54及恒定電流源91構(gòu)成，恒定電流源91連接在n溝道型MOS晶體管53及54的各源極的連接部和地之間。另外，基準(zhǔn)電壓切換電路95由傳輸門93及94構(gòu)成，傳輸門93及94的各輸出端連接在n溝道型MOS晶體管54柵極上。另外，傳輸門93的輸入端連接在第1基準(zhǔn)電壓發(fā)生電路82上，傳輸門94的輸入端連接在第2基準(zhǔn)電壓發(fā)生電路83上。
形成傳輸門93的p溝道型MOS晶體管的柵極及形成傳輸門94的n溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的鎖存電路45的輸出端上，分別輸入非反轉(zhuǎn)輸出信號CLKH，形成傳輸門93的n溝道型MOS晶體管的柵極及形成傳輸門94的p溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的反相電路43的輸出端上，分別輸入反轉(zhuǎn)輸出信號/CLKH。
在上述的結(jié)構(gòu)中，從第1基準(zhǔn)電壓發(fā)生電路82輸入的基準(zhǔn)電壓VrL被輸入傳輸門93的輸入端，從第2基準(zhǔn)電壓發(fā)生電路83輸入的基準(zhǔn)電壓VrH被輸入傳輸門94的輸入端?；鶞?zhǔn)電壓VrL和VrH有VrH＞VrL的關(guān)系。當(dāng)內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時，非反轉(zhuǎn)輸出信號CLKH為低電平，同時反轉(zhuǎn)輸出信號/CLKH為高電平。于是，傳輸門93導(dǎo)通而呈導(dǎo)通狀態(tài)，傳輸門94截止而呈非導(dǎo)通狀態(tài)。因此，基準(zhǔn)電壓VrL被輸入n溝道型MOS晶體管54的柵極。
另一方面，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，非反轉(zhuǎn)輸出信號CLKH為高電平，同時反轉(zhuǎn)輸出信號/CLKH為低電平。于是，傳輸門93截止而呈非導(dǎo)通狀態(tài)，傳輸門94導(dǎo)通而呈導(dǎo)通狀態(tài)。因此，基準(zhǔn)電壓VrH被輸入n溝道型MOS晶體管54的柵極。如上所述，由于具有VrH＞VrL的關(guān)系，所以與內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時相比較，超過規(guī)定值時輸入n溝道型MOS晶體管54的柵極的電壓高，即，差動放大電路92的基準(zhǔn)電壓高，因此，從內(nèi)部電源降壓電路81輸出的內(nèi)部電源電壓int.Vcc高，能補(bǔ)償內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降。
這樣，本發(fā)明的實(shí)施例3的半導(dǎo)體集成電路能根據(jù)內(nèi)部時鐘信號INTCLK的頻率，改變從內(nèi)部電源降壓電路81輸出的內(nèi)部電源電壓int.Vcc。即，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時比低于規(guī)定值時，從內(nèi)部電源降壓電路81輸出的內(nèi)部電源電壓int.Vcc高，能補(bǔ)償內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降。因此，能防止內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降。
實(shí)施例4在從實(shí)施例1至實(shí)施例3中，構(gòu)成內(nèi)部電源降壓電路中的輸出電路的p溝道型MOS晶體管都是1個，但也可以由柵極尺寸不同的多個p溝道型MOS晶體管構(gòu)成內(nèi)部電源降壓電路的輸出電路，通過根據(jù)內(nèi)部時鐘信號INTCLK的頻率，改變導(dǎo)通的p溝道型MOS晶體管，來改變內(nèi)部電源降壓電路中的輸出電流供給能力，本發(fā)明的實(shí)施例4就是這樣構(gòu)成的。
圖10是表示本發(fā)明的實(shí)施例4的半導(dǎo)體集成電路例的簡略框圖，示出了64M位×8的SDRAM的例。另外，在圖10中，與圖1相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖1不同的地方。
圖10中與圖1不同的地方在于通過改變圖1中的內(nèi)部電源降壓電路2的電路結(jié)構(gòu)，構(gòu)成內(nèi)部電源降壓電路101，使圖1中的內(nèi)部電源電路10有內(nèi)部電源降壓電路101、襯底電壓發(fā)生電路3、升壓電壓發(fā)生電路4及基準(zhǔn)電壓發(fā)生電路5之后，將圖1中的內(nèi)部電源電路10作為內(nèi)部電源電路102，與此相伴隨，將圖1中SDRAM1作為SDRAM105。另外，內(nèi)部電源降壓電路101構(gòu)成內(nèi)部電源降壓部。
在圖10中，SDRAM105備有內(nèi)部電源電路102，該內(nèi)部電源電路102有內(nèi)部電源降壓電路101；襯底電壓發(fā)生電路3；升壓電壓發(fā)生電路4；生成并輸出基準(zhǔn)電壓Vref的基準(zhǔn)電壓發(fā)生電路5。另外，SDRAM105還備有地址緩沖電路11；控制信號緩沖電路12；時鐘緩沖電路13；4個存儲器陣列存儲區(qū)14～17；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18；具有方式寄存電路19且對各存儲器陣列存儲區(qū)14～17及輸入輸出緩沖電路18進(jìn)行控制的控制電路20；以及頻率檢測電路21。
內(nèi)部電源電路102連接在從外部供電的電源端Vcc上，基準(zhǔn)電壓發(fā)生電路5連接在內(nèi)部電源降壓電路101上，內(nèi)部電源降壓電路101連接在SDRAM105的各內(nèi)部電路上，其連接省略。另外，頻率檢測電路21連接在內(nèi)部電源降壓電路101上。
內(nèi)部電源降壓電路101降低從電源端Vcc供給的來自外部的電源電壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM105的各內(nèi)部電路，并根據(jù)從基準(zhǔn)電壓發(fā)生電路5輸入的基準(zhǔn)電壓Vref確定內(nèi)部電源電壓int.Vcc的電壓值。即，內(nèi)部電源降壓電路101控制并輸出內(nèi)部電源電壓int.Vcc的電壓值，以便達(dá)到從基準(zhǔn)電壓發(fā)生電路5輸入的基準(zhǔn)電壓Vref。內(nèi)部電源降壓電路101根據(jù)從頻率檢測電路21輸出的表示內(nèi)部時鐘信號INTCLK的頻率的信號，切換電流供給能力。
圖11是內(nèi)部電源降壓電路101的電路例圖。另外，在圖11中，與圖4相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖4不同的地方。
圖11中與圖4不同的地方在于廢除圖4中的增益控制電路58，并在圖4所示的差動放大電路55中增加恒定電流源111，然后將圖4中的差動放大電路55作為差動放大電路112，且備有由4個p溝道型MOS晶體管113～116及2個傳輸門117、118構(gòu)成的輸出電路119，以代替圖4中的p溝道型MOS晶體管59。另外，差動放大電路112構(gòu)成差動放大電路部，輸出電路119構(gòu)成輸出電路部。
在圖11中，內(nèi)部電源降壓電路101由差動放大電路112和輸出電路119構(gòu)成。差動放大電路112由2個p溝道型MOS晶體管51、52、2個n溝道型MOS晶體管53、54及恒定電流源111構(gòu)成，恒定電流源111連接在n溝道型MOS晶體管53及54的各源極的連接部和地之間。另外，輸出電路119由p溝道型MOS晶體管113～116及傳輸門117、118構(gòu)成。
傳輸門117的輸入端連接在p溝道型MOS晶體管52的漏極和n溝道型MOS晶體管54的漏極的連接部上，輸出端連接在p溝道型MOS晶體管113的柵極及p溝道型MOS晶體管114的漏極上。p溝道型MOS晶體管113及114各自的源極分別連接在電源端Vcc上。
形成傳輸門117的n溝道型MOS晶體管的柵極及p溝道型MOS晶體管114的柵極連接在頻率檢測電路21中的反相電路43的輸出端上，輸入反轉(zhuǎn)輸出信號/CLKH，形成傳輸門117的p溝道型MOS晶體管的柵極連接在頻率檢測電路21中的鎖存電路45的輸出端上，分別輸入非反轉(zhuǎn)輸出信號CLKH。
另外，傳輸門118的輸入端連接在p溝道型MOS晶體管52的漏極和n溝道型MOS晶體管54的漏極的連接部上，輸出端分別連接在p溝道型MOS晶體管115的柵極及p溝道型MOS晶體管116的漏極上。p溝道型MOS晶體管115及116各自的源極分別連接在電源端Vcc上。
形成傳輸門118的n溝道型MOS晶體管的柵極及p溝道型MOS晶體管116的柵極連接在頻率檢測電路21中的鎖存電路45的輸出端上，輸入非反轉(zhuǎn)輸出信號CLKH，形成傳輸門118的p溝道型MOS晶體管的柵極連接在頻率檢測電路21中的反相電路43的輸出端上，分別輸入反轉(zhuǎn)輸出信號/CLKH。另外，p溝道型MOS晶體管113的漏極連接在p溝道型MOS晶體管115漏極上，該連接部構(gòu)成內(nèi)部電源降壓電路101的輸出端。
在上述的結(jié)構(gòu)中，形成輸出電路119的p溝道型MOS晶體管113及115由柵極尺寸不同的晶體管構(gòu)成，p溝道型MOS晶體管115形成得比流過p溝道型MOS晶體管113的電流大。即，p溝道型MOS晶體管113形成得比p溝道型MOS晶體管115的柵極寬度窄或柵極的長度長。
在上述的結(jié)構(gòu)中，當(dāng)內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時，來自頻率檢測電路21的非反轉(zhuǎn)輸出信號CLKH為低電平，同時反轉(zhuǎn)輸出信號/CLKH為高電平。于是，傳輸門117導(dǎo)通而呈導(dǎo)通狀態(tài)，同時傳輸門118截止而呈非導(dǎo)通狀態(tài)。另外，p溝道型MOS晶體管114截止，同時p溝道型MOS晶體管116導(dǎo)通，p溝道型MOS晶體管115的柵極為高電平，所以p溝道型MOS晶體管115截止而呈非導(dǎo)通狀態(tài)。因此，漏極電流id113流過p溝道型MOS晶體管113，內(nèi)部電源降壓電路101的輸出端供給來自p溝道型MOS晶體管113的輸出電流id113。
另一方面，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，來自頻率檢測電路21的非反轉(zhuǎn)輸出信號CLKH為高電平，同時反轉(zhuǎn)輸出信號/CLKH為低電平。于是，傳輸門117截止而呈非導(dǎo)通狀態(tài)，傳輸門118導(dǎo)通而呈導(dǎo)通狀態(tài)。另外，p溝道型MOS晶體管114導(dǎo)通，同時p溝道型MOS晶體管116截止，p溝道型MOS晶體管113的柵極為高電平，所以p溝道型MOS晶體管113截止而呈非導(dǎo)通狀態(tài)。因此，漏極電流id115流過p溝道型MOS晶體管115，內(nèi)部電源降壓電路101的輸出端供給來自p溝道型MOS晶體管115的輸出電流id115。
這里，p溝道型MOS晶體管115形成得比流過p溝道型MOS晶體管113的電流大，所以id115＞id113。即，p溝道型MOS晶體管115導(dǎo)通時比p溝道型MOS晶體管113導(dǎo)通時，從輸出電路119輸出的電流大，內(nèi)部電源降壓電路101在內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時比在規(guī)定值以下時，能使輸出電流的電流供給能力大。
這樣，本發(fā)明的實(shí)施例4的半導(dǎo)體集成電路能根據(jù)內(nèi)部時鐘信號INTCLK的頻率，改變從內(nèi)部電源降壓電路101輸出的電流的供給能力。即，當(dāng)內(nèi)部時鐘信號INTCLK的頻率低于規(guī)定值時，能使從內(nèi)部電源降壓電路101輸出的電流供給能力小，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，能使從內(nèi)部電源降壓電路101輸出的電流供給能力大。因此，能防止內(nèi)部時鐘信號INTCLK的頻率高時引起的內(nèi)部電源電壓int.Vcc的下降，同時當(dāng)內(nèi)部時鐘信號INTCLK的頻率低時，能減小來自內(nèi)部電源降壓電路101的輸出電流，能謀求降低SDRAM中的消耗電流。
實(shí)施例5在從實(shí)施例1至實(shí)施例4中，根據(jù)內(nèi)部時鐘信號INTCLK的頻率，進(jìn)行內(nèi)部電源降壓電路的輸出控制，但本發(fā)明的實(shí)施例5是根據(jù)內(nèi)部時鐘信號INTCLK的頻率，進(jìn)行襯底電壓發(fā)生電路的輸出控制。
圖12是表示本發(fā)明的實(shí)施例5的半導(dǎo)體集成電路例的簡略框圖，示出了64M位×8的SDRAM的例。另外，在圖12中，與圖1相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖1不同的地方。
圖12中與圖1不同的地方在于通過改變圖1中的襯底電壓發(fā)生電路3的電路結(jié)構(gòu)，構(gòu)成襯底電壓發(fā)生電路121，同時增加了第1電壓發(fā)生電路122及第2電壓發(fā)生電路123，使圖1中的內(nèi)部電源電路10有內(nèi)部電源降壓電路2、襯底電壓發(fā)生電路121、升壓電壓發(fā)生電路4、基準(zhǔn)電壓發(fā)生電路5、第1電壓發(fā)生電路122及第2電壓發(fā)生電路123之后，將圖1中的內(nèi)部電源電路10作為內(nèi)部電源電路124，與此相伴隨，將圖1中SDRAM1作為SDRAM125。另外，襯底電壓發(fā)生電路121、第1電壓發(fā)生電路122及第2電壓發(fā)生電路123構(gòu)成襯底電壓發(fā)生部。
在圖12中，SDRAM125備有內(nèi)部電源電路124，該內(nèi)部電源電路124有內(nèi)部電源降壓電路2；襯底電壓發(fā)生電路121；升壓電壓發(fā)生電路4；基準(zhǔn)電壓發(fā)生電路5；生成并輸出規(guī)定的電壓VbL的第1電壓發(fā)生電路122及生成并輸出規(guī)定的電壓VbH的第2電壓發(fā)生電路123。另外，SDRAM125還備有地址緩沖電路11；控制信號緩沖電路12；時鐘緩沖電路13；4個存儲器陣列存儲區(qū)14～17；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18；具有方式寄存電路19且對各存儲器陣列存儲區(qū)14～17及輸入輸出緩沖電路18進(jìn)行控制的控制電路20；以及頻率檢測電路21。
內(nèi)部電源電路124連接在從外部供電的電源端Vcc上，基準(zhǔn)電壓發(fā)生電路5連接在內(nèi)部電源降壓電路2上，內(nèi)部電源降壓電路2連接在SDRAM125的各內(nèi)部電路上，但其連接省略。另外，第1電壓發(fā)生電路122及第2電壓發(fā)生電路123分別連接在襯底電壓發(fā)生電路121上，襯底電壓發(fā)生電路121連接在形成SDRAM125的半導(dǎo)體襯底上，但其連接省略。另外，頻率檢測電路21分別連接在內(nèi)部電源降壓電路2及襯底電壓發(fā)生電路121上。
內(nèi)部電源降壓電路2降低從電源端Vcc供給的來自外部的電源電壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM125的各內(nèi)部電路。襯底電壓發(fā)生電路121生成并輸出半導(dǎo)體襯底的偏壓，將負(fù)的襯底電壓Vbb加在半導(dǎo)體襯底上。
圖13是襯底電壓發(fā)生電路121的電路例圖。
在圖13中，襯底電壓發(fā)生電路121由襯底電壓檢測電路138和充電電路139構(gòu)成，上述襯底電壓檢測電路138由3個p溝道型MOS晶體管131、132、133、2個n溝道型MOS晶體管134、135及2個傳輸門136、137構(gòu)成。另外，襯底電壓檢測電路138構(gòu)成基準(zhǔn)電壓檢測部，充電電路139構(gòu)成充電電路部。
在襯底電壓檢測電路138中，p溝道型MOS晶體管131及132的各柵極相連接，該連接部連接在p溝道型MOS晶體管131的漏極上。另外，p溝道型MOS晶體管131及132的各源極分別連接在電源端Vcc上。另外，p溝道型MOS晶體管131的漏極連接在n溝道型MOS晶體管134的漏極上。p溝道型MOS晶體管132的漏極連接在n溝道型MOS晶體管135的漏極上，該連接部構(gòu)成襯底電壓檢測電路138的輸出端，并連接在充電電路139的輸入端上。充電電路139的輸出端構(gòu)成襯底電壓發(fā)生電路121的輸出端，從充電電路139的輸出端輸出基準(zhǔn)電壓Vbb。
n溝道型MOS晶體管134的源極接地，n溝道型MOS晶體管135的源極連接在p溝道型MOS晶體管133的源極上。p溝道型MOS晶體管133柵極連接在p溝道型MOS晶體管133的漏極上，基準(zhǔn)電壓Vbb被輸入該連接部。n溝道型MOS晶體管134、135的各柵極相連接，該連接部上分別連接著傳輸門136及137的各輸出端。
傳輸門136的輸入端連接在第1電壓發(fā)生電路122上，傳輸門137的輸入端連接在第2電壓發(fā)生電路123上。形成傳輸門136的p溝道型MOS晶體管的柵極及形成傳輸門137的n溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的鎖存電路45的輸出端上，分別輸入非反轉(zhuǎn)輸出信號CLKH，形成傳輸門136的n溝道型MOS晶體管的柵極及形成傳輸門137的p溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的反相電路43的輸出端上，分別輸入反轉(zhuǎn)輸出信號/CLKH。
在上述的結(jié)構(gòu)中，從第1電壓發(fā)生電路122輸入的規(guī)定電壓VbL被輸入傳輸門136的輸入端，從第2電壓發(fā)生電路123輸入的規(guī)定電壓VbH被輸入傳輸門137的輸入端。規(guī)定電壓VbL和VbH有VbH＞VbL的關(guān)系。當(dāng)內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時，非反轉(zhuǎn)輸出信號CLKH為低電平，同時反轉(zhuǎn)輸出信號/CLKH為高電平。于是，傳輸門136導(dǎo)通而呈導(dǎo)通狀態(tài)，傳輸門137截止而呈非導(dǎo)通狀態(tài)。因此，基準(zhǔn)電壓VbL被分別輸入n溝道型MOS晶體管134及135的各柵極。
另一方面，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，非反轉(zhuǎn)輸出信號CLKH為高電平，同時反轉(zhuǎn)輸出信號/CLKH為低電平。于是，傳輸門136截止而呈非導(dǎo)通狀態(tài)，傳輸門137導(dǎo)通而呈導(dǎo)通狀態(tài)。因此，規(guī)定電壓VbH被輸入n溝道型MOS晶體管134及135的各柵極。
n溝道型MOS晶體管134及135構(gòu)成襯底電壓檢測電路138的電流源。如上所述，由于具有VbH＞VbL的關(guān)系，所以與內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時相比較，超過規(guī)定值時分別輸入n溝道型MOS晶體管134及135的各柵極的電壓高，即，流過n溝道型MOS晶體管134及135的電流變大，p溝道型MOS晶體管131及132的各柵極電壓變低，p溝道型MOS晶體管132的漏極電流變大。
如果襯底電壓Vbb上升，p溝道型MOS晶體管133截止而呈非導(dǎo)通狀態(tài)，因此襯底電壓檢測電路138的輸出端從低電平變?yōu)楦唠娖?，充電電?39的輸入端從低電平變?yōu)楦唠娖?。這里，從p溝道型MOS晶體管132流過的電流越大，襯底電壓檢測電路138的輸出端從低電平變?yōu)楦唠娖降霓D(zhuǎn)移時間越短。即，與內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時相比較，超過規(guī)定值時，由于襯底電壓Vbb上升，p溝道型MOS晶體管133截止而呈非導(dǎo)通狀態(tài)，從該狀態(tài)能在短時間內(nèi)使襯底電壓檢測電路138的輸出端從低電平變?yōu)楦唠娖?，襯底電壓檢測電路138的應(yīng)答性能好。
如果襯底電壓Vbb上升，襯底電壓檢測電路138的輸出端從低電平變?yōu)楦唠娖?，則充電電路139使襯底電壓Vbb下降，襯底電壓Vbb下降后，p溝道型MOS晶體管133導(dǎo)通，襯底電壓檢測電路138的輸出端變成低電平，停止工作。
另外，在實(shí)施例5中，使實(shí)施例1中的襯底電壓發(fā)生電路3根據(jù)內(nèi)部時鐘信號INTCLK的頻率，改變襯底電壓檢測電路的應(yīng)答性能，但本發(fā)明不受此限，也可以將實(shí)施例2至實(shí)施例4中的襯底電壓發(fā)生電路3換成襯底電壓發(fā)生電路121，同時增加第1電壓發(fā)生電路122及第2電壓發(fā)生電路123，另外，在備有現(xiàn)有的內(nèi)部電源降壓電路的內(nèi)部電源電路中，也可以備有襯底電壓發(fā)生電路121、第1電壓發(fā)生電路122及第2電壓發(fā)生電路123。
這樣，本發(fā)明的實(shí)施例5的半導(dǎo)體集成電路在襯底電壓發(fā)生電路121的襯底電壓檢測電路138中，能根據(jù)內(nèi)部時鐘信號INTCLK的頻率改變應(yīng)答性能。即，在襯底電壓發(fā)生電路121中，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時比低于規(guī)定值時，襯底電壓檢測電路138的應(yīng)答性能好。由于這個原因，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，襯底電壓發(fā)生電路121能在短時間內(nèi)檢測襯底電壓Vbb的上升，使襯底電壓Vbb下降，因此能防止由內(nèi)部時鐘信號INTCLK的頻率高時引起的襯底電壓Vbb的上升。另外，內(nèi)部時鐘信號INTCLK的頻率低時，能減小襯底電壓檢測電路138中消耗的電流，能謀求降低SDRAM中的消耗電流。
實(shí)施例6在從實(shí)施例1至實(shí)施例4中，根據(jù)內(nèi)部時鐘信號INTCLK的頻率，進(jìn)行內(nèi)部電源降壓電路的輸出控制，在實(shí)施例5中，還根據(jù)內(nèi)部時鐘信號INTCLK的頻率，進(jìn)行襯底電壓發(fā)生電路的輸出控制，但本發(fā)明的實(shí)施例6是根據(jù)內(nèi)部時鐘信號INTCLK的頻率，進(jìn)行升壓電壓發(fā)生電路的輸出控制。
圖14是表示本發(fā)明的實(shí)施例6的半導(dǎo)體集成電路例的簡略框圖，示出了64M位×8的SDRAM的例。另外，在圖14中，與圖12相同的部分標(biāo)以相同的符號，這里，省略其說明，只說明與圖12不同的地方。
圖14中與圖12不同的地方在于通過改變圖12中的升壓電壓發(fā)生電路4的電路結(jié)構(gòu)，構(gòu)成升壓電壓發(fā)生電路141，同時增加了第3電壓發(fā)生電路142及第4電壓發(fā)生電路143，使圖12中的內(nèi)部電源電路124有內(nèi)部電源降壓電路2、襯底電壓發(fā)生電路121、升壓電壓發(fā)生電路141、基準(zhǔn)電壓發(fā)生電路5、第1電壓發(fā)生電路122及第2電壓發(fā)生電路123、第3電壓發(fā)生電路142及第4電壓發(fā)生電路143之后，將圖12中的內(nèi)部電源電路124作為內(nèi)部電源電路144，與此相伴隨，將圖12中SDRAM125作為SDRAM145。另外，升壓電壓發(fā)生電路141、第3電壓發(fā)生電路142及第4電壓發(fā)生電路143構(gòu)成升壓電壓發(fā)生部。
在圖14中，SDRAM145備有內(nèi)部電源電路144，該內(nèi)部電源電路144有內(nèi)部電源降壓電路2；升壓電壓發(fā)生電路144；基準(zhǔn)電壓發(fā)生電路5；第1電壓發(fā)生電路122；第2電壓發(fā)生電路123；生成并輸出規(guī)定的電壓VcL的第3電壓發(fā)生電路142及生成并輸出規(guī)定的電壓VcH的第4電壓發(fā)生電路143。另外，SDRAM145還備有地址緩沖電路11；控制信號緩沖電路12；時鐘緩沖電路13；4個存儲器陣列存儲區(qū)14～17；進(jìn)行數(shù)據(jù)的輸入輸出的輸入輸出緩沖電路18；具有方式寄存電路19且對各存儲器陣列存儲區(qū)14～17及輸入輸出緩沖電路18進(jìn)行控制的控制電路20；以及頻率檢測電路21。
內(nèi)部電源電路144連接在從外部供電的電源端Vcc上，基準(zhǔn)電壓發(fā)生電路5連接在內(nèi)部電源降壓電路2上，內(nèi)部電源降壓電路2連接在SDRAM145的各內(nèi)部電路上，但其連接省略。另外，第1電壓發(fā)生電路122及第2電壓發(fā)生電路123分別連接在襯底電壓發(fā)生電路121上，襯底電壓發(fā)生電路121連接在形成SDRAM145的半導(dǎo)體襯底上，但其連接省略。第3電壓發(fā)生電路142及第4電壓發(fā)生電路143分別連接在升壓電壓發(fā)生電路141上，升壓電壓發(fā)生電路141分別連接在各存儲器陣列存儲區(qū)14～17上。另外，頻率檢測電路21分別連接在內(nèi)部電源降壓電路2、襯底電壓發(fā)生電路121及升壓電壓發(fā)生電路141上。
內(nèi)部電源降壓電路2降低從電源端Vcc供給的來自外部的電源電壓，生成內(nèi)部電源電壓int.Vcc，供給SDRAM145的各內(nèi)部電路。升壓電壓發(fā)生電路141升高從電源端Vcc供給的來自外部的電源電壓，生成升壓電壓Vpp，供給各存儲器陣列存儲區(qū)14～17。
圖15是升壓電壓發(fā)生電路141的電路例圖。
在圖15中，升壓電壓發(fā)生電路141由升壓電壓檢測電路159和充電電路160構(gòu)成，上述升壓電壓檢測電路159由3個n溝道型MOS晶體管151、152、153、2個p溝道型MOS晶體管154、155、2個傳輸門156、157及電容器158構(gòu)成。另外，升壓電壓檢測電路159構(gòu)成升壓電壓檢測部，充電電路160構(gòu)成充電電路部。
在升壓電壓檢測電路159中，n溝道型MOS晶體管151及152的各柵極相連接，該連接部連接在n溝道型MOS晶體管151的漏極上。另外，n溝道型MOS晶體管151及152的各源極分別接地。另外，n溝道型MOS晶體管151的漏極連接在p溝道型MOS晶體管154的漏極上。n溝道型MOS晶體管152的漏極連接在p溝道型MOS晶體管155的漏極上，該連接部構(gòu)成升壓電壓檢測電路159的輸出端，并連接在充電電路160的輸入端上。充電電路160的輸出端構(gòu)成升壓電壓發(fā)生電路141的輸出端，從充電電路160的輸出端輸出升壓電壓Vpp。
p溝道型MOS晶體管154的源極連接在n溝道型MOS晶體管153的源極上，在該連接部和地之間連接著電容器158，p溝道型MOS晶體管155的源極連接在電源端Vec上。n溝道型MOS晶體管153的柵極連接在n溝道型MOS晶體管153的漏極上，升壓電壓Vpp被輸入該連接部。p溝道型MOS晶體管154、155的各柵極相連接，該連接部上分別連接著傳輸門156及157的各輸出端。
傳輸門156的輸入端連接在第3電壓發(fā)生電路142上，傳輸門157的輸入端連接在第2電壓發(fā)生電路143上。形成傳輸門156的p溝道型MOS晶體管的柵極及形成傳輸門157的n溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的鎖存電路45的輸出端上，分別輸入非反轉(zhuǎn)輸出信號CLKH，形成傳輸門156的n溝道型MOS晶體管的柵極及形成傳輸門157的p溝道型MOS晶體管的柵極分別連接在頻率檢測電路21中的反相電路43的輸出端上，分別輸入反轉(zhuǎn)輸出信號/CLKH。
在上述的結(jié)構(gòu)中，從第3電壓發(fā)生電路142輸入的規(guī)定電壓VcL被輸入傳輸門156的輸入端，從第4電壓發(fā)生電路143輸入的規(guī)定電壓VcH被輸入傳輸門157的輸入端。規(guī)定電壓VcL和VcH有VcH＞VcL的關(guān)系。當(dāng)內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時，非反轉(zhuǎn)輸出信號CLKH為低電平，同時反轉(zhuǎn)輸出信號/CLKH為高電平。于是，傳輸門156導(dǎo)通而呈導(dǎo)通狀態(tài)，傳輸門157截止而呈非導(dǎo)通狀態(tài)。因此，規(guī)定的電壓VcL被分別輸入p溝道型MOS晶體管154及155的各柵極。
另一方面，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，非反轉(zhuǎn)輸出信號CLKH為高電平，同時反轉(zhuǎn)輸出信號/CLKH為低電平。于是，傳輸門156截止而呈非導(dǎo)通狀態(tài)，傳輸門157導(dǎo)通而呈導(dǎo)通狀態(tài)。因此，規(guī)定的電壓VcH被輸入p溝道型MOS晶體管154及155的各柵極。
如上所述，由于具有VcH＞VcL的關(guān)系，所以與內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時相比較，超過規(guī)定值時分別輸入p溝道型MOS晶體管154及155的各柵極的電壓低，即，流過p溝道型MOS晶體管154及155的電流變大，n溝道型MOS晶體管153導(dǎo)通而呈導(dǎo)通狀態(tài)時，n溝道型MOS晶體管152及153的各柵極電壓變高，p溝道型MOS晶體管155的漏極電流變大。
如果升壓電壓Vpp下降，n溝道型MOS晶體管153截止而呈非導(dǎo)通狀態(tài)，因此升壓電壓檢測電路159的輸出端從低電平變?yōu)楦唠娖?，充電電?60的輸入端從低電平變?yōu)楦唠娖健＿@里，從p溝道型MOS晶體管155流過的電流越大，升壓電壓檢測電路159的輸出端從低電平變?yōu)楦唠娖降霓D(zhuǎn)移時間越短。即，與內(nèi)部時鐘信號INTCLK的頻率在規(guī)定值以下時相比較，超過規(guī)定值時，由于升壓電壓Vpp下降，n溝道型MOS晶體管153截止而呈非導(dǎo)通狀態(tài)，從該狀態(tài)能在短時間內(nèi)使升壓電壓檢測電路159的輸出端從低電平變?yōu)楦唠娖?，升壓電壓檢測電路159的應(yīng)答性能好。
如果升壓電壓Vpp下降，升壓電壓檢測電路159的輸出端從低電平變?yōu)楦唠娖?，則充電電路160使升壓電壓Vpp上升，升壓電壓Vpp上升后，n溝道型MOS晶體管153導(dǎo)通，升壓電壓檢測電路159的輸出端變成低電平，停止工作。
另外，在實(shí)施例6中，使實(shí)施例5中的升壓電壓發(fā)生電路4根據(jù)內(nèi)部時鐘信號INTCLK的頻率，改變升壓電壓檢測電路的應(yīng)答性能，但本發(fā)明不受此限，也可以用升壓電壓發(fā)生電路141、第3電壓發(fā)生電路142及第4電壓發(fā)生電路143代替實(shí)施例1至實(shí)施例4中的升壓電壓發(fā)生電路4。另外，在備有現(xiàn)有的內(nèi)部電源降壓電路及襯底電壓發(fā)生電路的內(nèi)部電源電路中，也可以備有升壓電壓發(fā)生電路141、第3電壓發(fā)生電路142及第4電壓發(fā)生電路143。
這樣，本發(fā)明的實(shí)施例6的半導(dǎo)體集成電路在升壓電壓發(fā)生電路141的升壓電壓檢測電路159中，能根據(jù)內(nèi)部時鐘信號INTCLK的頻率改變應(yīng)答性能。即，在升壓電壓發(fā)生電路141中，內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時比低于規(guī)定值時，升壓電壓檢測電路159的應(yīng)答性能好。由于這個原因，當(dāng)內(nèi)部時鐘信號INTCLK的頻率超過規(guī)定值時，升壓電壓發(fā)生電路141能在短時間內(nèi)檢測升壓電壓Vpp的下降，使升壓電壓Vpp上升，因此能防止由內(nèi)部時鐘信號INTCLK的頻率高時引起的升壓電壓Vpp的下降。另外，內(nèi)部時鐘信號INTCLK的頻率低時，能減小升壓電壓檢測電路159中消耗的電流，能謀求降低SDRAM中的消耗電流。
本發(fā)明的第1方面的半導(dǎo)體集成電路，由于由頻率判斷部判斷的內(nèi)部時鐘信號的頻率越高，使對應(yīng)于內(nèi)部電源電壓下降的輸出電流的增加速度越快，所以內(nèi)部時鐘信號的頻率高時，對應(yīng)于內(nèi)部電源電壓的下降，能在短時間內(nèi)供給較多的電流，所以能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。
本發(fā)明的第2方面的半導(dǎo)體集成電路，是在第1方面的半導(dǎo)體集成電路中，具體地說，內(nèi)部電源降壓部備有輸入所輸出的內(nèi)部電源電壓和規(guī)定的基準(zhǔn)電壓的差動放大電路部；控制流入該差動放大電路部的電流，并控制差動放大電路部的增益的增益控制部；以及根據(jù)差動放大電路部的輸出電壓，改變電流供給能力的輸出電路部，內(nèi)部時鐘信號的頻率越高，增益控制部使流入差動放大電路部的電流越增加，使差動放大電路部的增益越大。因此，內(nèi)部時鐘信號的頻率高時，對應(yīng)于內(nèi)部電源電壓的下降，能在短時間內(nèi)供給較多的電流，所以能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。
本發(fā)明的第3方面的半導(dǎo)體集成電路是在第2方面的半導(dǎo)體集成電路中，具體地說，增益控制部由向差動放大電路部供給電流的柵極尺寸不同的多個MOS晶體管構(gòu)成，內(nèi)部時鐘信號的頻率越高，使漏電流越大的MOS晶體管工作，增加流入差動放大電路部的電流。因此，內(nèi)部時鐘信號的頻率越高，差動放大電路部的增益越大，應(yīng)答性能越好。因此，內(nèi)部時鐘信號的頻率高時，對應(yīng)于內(nèi)部電源電壓的下降，能在短時間內(nèi)供給較多的電流，所以能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。另外，內(nèi)部時鐘信號的頻率低時，能減小差動放大電路部中消耗的電流，能謀求降低半導(dǎo)體集成電路中的消耗電流。
本發(fā)明的第4方面的半導(dǎo)體集成電路是在第2方面的半導(dǎo)體集成電路中，具體地說，增益控制部由向差動放大電路部供給電流的多個MOS晶體管構(gòu)成，內(nèi)部時鐘信號的頻率越高，越增加工作的MOS晶體管數(shù)，增加流入差動放大電路部的電流。因此，內(nèi)部時鐘信號的頻率越高，差動放大電路部的增益越大，應(yīng)答性能越好。因此，內(nèi)部時鐘信號的頻率高時，對應(yīng)于內(nèi)部電源電壓的下降，能在短時間內(nèi)供給較多的電流，所以能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。另外，內(nèi)部時鐘信號的頻率低時，能減小差動放大電路部中消耗的電流，能謀求降低半導(dǎo)體集成電路中的消耗電流。
本發(fā)明的第5方面的半導(dǎo)體集成電路是在第2方面的半導(dǎo)體集成電路中，具體地說，增益控制部由向差動放大電路部供給電流的MOS晶體管和根據(jù)內(nèi)部時鐘信號的頻率控制該MOS晶體管的柵極電壓的柵極電壓控制電路構(gòu)成，內(nèi)部時鐘信號的頻率越高，用柵極電壓控制電路控制MOS晶體管的柵極電壓，以增加供給差動放大電路部的電流。因此，內(nèi)部時鐘信號的頻率越高，差動放大電路部的增益越大，應(yīng)答性能越好。因此，內(nèi)部時鐘信號的頻率高時，對應(yīng)于內(nèi)部電源電壓的下降，能在短時間內(nèi)供給較多的電流，所以能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。另外，內(nèi)部時鐘信號的頻率低時，能減小差動放大電路部中消耗的電流，能謀求降低半導(dǎo)體集成電路中的消耗電流。
本發(fā)明的第6方面的半導(dǎo)體集成電路，由頻率判斷部判斷的頻率越高，內(nèi)部電源降壓部選擇越大的基準(zhǔn)電壓，補(bǔ)償內(nèi)部電源電壓的下降。因此，內(nèi)部時鐘信號的頻率高時，能提高從內(nèi)部電源降壓部輸出的內(nèi)部電源電壓，能補(bǔ)償內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。因此，能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。
本發(fā)明的第7方面的半導(dǎo)體集成電路是在第6方面的半導(dǎo)體集成電路中，具體地說，內(nèi)部電源降壓部備有根據(jù)內(nèi)部時鐘信號的頻率，選擇來自基準(zhǔn)電壓發(fā)生部的基準(zhǔn)電壓的基準(zhǔn)電壓選擇部；輸入所輸出的內(nèi)部電源電壓和基準(zhǔn)電壓選擇部選擇的基準(zhǔn)電壓的差動放大電路部；以及根據(jù)差動放大電路部的輸出電壓，改變電流供給能力的輸出電路部。內(nèi)部時鐘信號的頻率越高，基準(zhǔn)電壓選擇部選擇越大的基準(zhǔn)電壓。因此，內(nèi)部時鐘信號的頻率高時，能提高從內(nèi)部電源降壓部輸出的內(nèi)部電源電壓，能補(bǔ)償內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。因此，能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降。
本發(fā)明的第8方面的半導(dǎo)體集成電路，在內(nèi)部時鐘信號頻率越高時，越增加從內(nèi)部電源降壓部輸出電流的電流供給能力。因此，內(nèi)部時鐘信號頻率低時，能減小從內(nèi)部電源降壓部輸出電流的電流供給能力，而當(dāng)內(nèi)部時鐘信號頻率越高時，能增大從內(nèi)部電源降壓部輸出電流的電流供給能力。因此，能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降，同時內(nèi)部時鐘信號的頻率低時，能減小來自內(nèi)部電源降壓部的輸出電流，能謀求降低半導(dǎo)體集成電路中的消耗電流。
本發(fā)明的第9方面的半導(dǎo)體集成電路是在第8方面的半導(dǎo)體集成電路中，具體地說，內(nèi)部電源降壓部備有輸入所輸出的內(nèi)部電源電壓和規(guī)定的基準(zhǔn)電壓的差動放大電路部；以及根據(jù)內(nèi)部時鐘信號頻率，改變電流供給能力的輸出電路部。內(nèi)部時鐘信號的頻率越高，該輸出電路部越增加電流供給能力。因此，內(nèi)部時鐘信號頻率低時，能減小從內(nèi)部電源降壓部輸出電流的電流供給能力，而當(dāng)內(nèi)部時鐘信號頻率越高時，能增大從內(nèi)部電源降壓部輸出電流的電流供給能力。因此，能防止內(nèi)部時鐘信號的頻率高時引起的內(nèi)部電源電壓的下降，同時內(nèi)部時鐘信號的頻率低時，能減小來自內(nèi)部電源降壓部的輸出電流，能謀求降低半導(dǎo)體集成電路中的消耗電流。
本發(fā)明的第10方面的半導(dǎo)體集成電路是在第1至第9方面的半導(dǎo)體集成電路中，還備有襯底電壓發(fā)生部，由頻率判斷部判斷的頻率越高，該襯底電壓發(fā)生部對襯底電壓的上升的應(yīng)答性越好，加快襯底電壓上升的檢測速度。因此，內(nèi)部時鐘信號頻率高時，襯底電壓發(fā)生部能在短時間內(nèi)檢測襯底電壓的上升，并使襯底電壓降低，所以能防止內(nèi)部時鐘信號的頻率高時引起的襯底電壓的上升。
本發(fā)明的第11方面的半導(dǎo)體集成電路是在第1至第9方面的半導(dǎo)體集成電路中，還備有升壓電壓發(fā)生部，由頻率判斷部判斷的頻率越高，該升壓電壓發(fā)生部對升壓電壓的下降的應(yīng)答性能越好，加快了升壓電壓下降的檢測速度。因此，內(nèi)部時鐘信號頻率高時，升壓電壓發(fā)生部能在短時間內(nèi)檢測升壓電壓的下降，并使升壓電壓升高，所以能防止內(nèi)部時鐘信號的頻率高時引起的升壓電壓的下降。
本發(fā)明的第12方面的半導(dǎo)體集成電路在內(nèi)部時鐘信號頻率越高時，對襯底電壓的上升的應(yīng)答性越好，加快了襯底電壓上升的檢測速度。因此，內(nèi)部時鐘信號頻率高時，能在短時間內(nèi)檢測襯底電壓的上升，并使襯底電壓降低，所以能防止內(nèi)部時鐘信號的頻率高時引起的襯底電壓的上升。
本發(fā)明的第13方面的半導(dǎo)體集成電路是在第12方面的半導(dǎo)體集成電路中，具體地說，襯底電壓發(fā)生部備有降低襯底電壓的充電電路部；以及檢測輸出的襯底電壓、當(dāng)襯底電壓達(dá)到規(guī)定值以上時使充電電路部工作的襯底電壓檢測部。內(nèi)部時鐘信號頻率越高，襯底電壓檢測部檢測襯底電壓達(dá)到規(guī)定值以上的速度越快。因此，內(nèi)部時鐘信號頻率高時，襯底電壓檢測部的應(yīng)答性能好，所以內(nèi)部時鐘信號頻率高時，能在短時間內(nèi)檢測襯底電壓的上升，并使襯底電壓降低，所以能防止內(nèi)部時鐘信號的頻率高時引起的襯底電壓的上升。
本發(fā)明的第14方面的半導(dǎo)體集成電路，其內(nèi)部時鐘信號頻率越高，對升壓電壓的下降的應(yīng)答性越好，加快了升壓電壓下降的檢測速度。因此，內(nèi)部時鐘信號頻率高時，能在短時間內(nèi)檢測升壓電壓的下降，并使升壓電壓升高，所以能防止內(nèi)部時鐘信號的頻率高時引起的升壓電壓的下降。
本發(fā)明的第15方面的半導(dǎo)體集成電路是在第14方面的半導(dǎo)體集成電路中，具體地說，升壓電壓發(fā)生部備有使升壓電壓上升的充電電路部；以及檢測輸出的升壓電壓、當(dāng)升壓電壓達(dá)到規(guī)定值以上時使充電電路部工作的升壓電壓檢測部。內(nèi)部時鐘信號頻率越高，升壓電壓檢測部對升壓電壓的下降的應(yīng)答性越好，加快了升壓電壓達(dá)到規(guī)定值以下的檢測速度。因此，內(nèi)部時鐘信號頻率越高時，升壓電壓檢測部的應(yīng)答性越好，所以內(nèi)部時鐘信號頻率高時，能在短時間內(nèi)檢測升壓電壓的下降，并使升壓電壓升高，所以能防止內(nèi)部時鐘信號的頻率高時引起的升壓電壓的下降。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于備有根據(jù)規(guī)定的基準(zhǔn)電壓，降低來自外部的電源電壓，生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部，由頻率判斷部判斷的頻率越高，上述內(nèi)部電源降壓部使對應(yīng)于內(nèi)部電源電壓下降的輸出電流的增加速度越快。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于上述內(nèi)部電源降壓部備有輸入所輸出的內(nèi)部電源電壓和規(guī)定的基準(zhǔn)電壓的差動放大電路部；控制流入該差動放大電路部的電流，并控制差動放大電路部的增益的增益控制部；以及根據(jù)上述差動放大電路部的輸出電壓，改變電流供給能力的輸出電路部，內(nèi)部時鐘信號的頻率越高，上述增益控制部越增加流入差動放大電路部的電流，使差動放大電路部的增益越大。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于上述增益控制部由向差動放大電路部供給電流的柵極尺寸不同的多個MOS晶體管構(gòu)成，內(nèi)部時鐘信號的頻率越高，使漏電流越大的MOS晶體管工作，增加流入差動放大電路部的電流。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于上述增益控制部由向差動放大電路部供給電流的多個MOS晶體管構(gòu)成，內(nèi)部時鐘信號的頻率越高，越增加工作的MOS晶體管數(shù)，增加流入差動放大電路部的電流。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于上述增益控制部由向差動放大電路部供給電流的MOS晶體管和根據(jù)內(nèi)部時鐘信號的頻率控制該MOS晶體管的柵極電壓的柵極電壓控制電路構(gòu)成，內(nèi)部時鐘信號的頻率越高，柵極電壓控制電路控制上述MOS晶體管的柵極電壓，增加供給差動放大電路部的電流。
6.一種半導(dǎo)體集成電路，其特征在于備有生成并輸出多個不同的基準(zhǔn)電壓的基準(zhǔn)電壓發(fā)生部；選擇從該基準(zhǔn)電壓發(fā)生部輸入的基準(zhǔn)電壓，并根據(jù)該選擇的基準(zhǔn)電壓，降低來自外部的電源電壓，生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部，由頻率判斷部判斷的頻率越高，上述內(nèi)部電源降壓部選擇越大的基準(zhǔn)電壓，補(bǔ)償內(nèi)部電源電壓的下降。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于上述內(nèi)部電源降壓部備有根據(jù)內(nèi)部時鐘信號的頻率，選擇來自基準(zhǔn)電壓發(fā)生部的基準(zhǔn)電壓的基準(zhǔn)電壓選擇部；輸入所輸出的內(nèi)部電源電壓和基準(zhǔn)電壓選擇部選擇的基準(zhǔn)電壓的差動放大電路部；以及根據(jù)差動放大電路部的輸出電壓，改變電流供給能力的輸出電路部，內(nèi)部時鐘信號的頻率越高，上述基準(zhǔn)電壓選擇部選擇越大的基準(zhǔn)電壓。
8.一種半導(dǎo)體集成電路，其特征在于備有根據(jù)規(guī)定的基準(zhǔn)電壓，降低來自外部的電源電壓，生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部，由頻率判斷部判斷的頻率越高，上述內(nèi)部電源降壓部越增加輸出電流供給能力。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其特征在于上述內(nèi)部電源降壓部備有輸入所輸出的內(nèi)部電源電壓和規(guī)定的基準(zhǔn)電壓的差動放大電路部；以及根據(jù)內(nèi)部時鐘信號頻率，改變電流供給能力的輸出電路部，內(nèi)部時鐘信號的頻率越高，該輸出電路部越增加電流供給能力。
10.根據(jù)權(quán)利要求1至權(quán)利要求9中的任意一項所述的半導(dǎo)體集成電路，其特征在于還備有生成并輸出半導(dǎo)體襯底的偏壓、將襯底電壓加到半導(dǎo)體襯底上的襯底電壓發(fā)生部，由頻率判斷部判斷的頻率越高，該襯底電壓發(fā)生部對襯底電壓的上升的應(yīng)答性能越好，加快襯底電壓上升的檢測速度。
11.根據(jù)權(quán)利要求1至權(quán)利要求9中的任意一項所述的半導(dǎo)體集成電路，其特征在于還備有升高來自外部的電源電壓，生成并輸出升壓電壓的升壓電壓發(fā)生部，由頻率判斷部判斷的頻率越高，該升壓電壓發(fā)生部對升壓電壓的下降的應(yīng)答性能越好，加快升壓電壓下降的檢測速度。
12.一種半導(dǎo)體集成電路，其特征在于備有生成并輸出半導(dǎo)體襯底的偏壓、將襯底電壓加到半導(dǎo)體襯底上的襯底電壓發(fā)生部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部，由頻率判斷部判斷的頻率越高，上述襯底電壓發(fā)生部對襯底電壓的上升的應(yīng)答性越好，加快襯底電壓上升的檢測速度。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其特征在于上述襯底電壓發(fā)生部備有降低襯底電壓的充電電路部；以及檢測輸出的襯底電壓、當(dāng)襯底電壓達(dá)到規(guī)定值以上時使充電電路部工作的襯底電壓檢測部，內(nèi)部時鐘信號頻率越高，上述襯底電壓檢測部對襯底電壓的上升的應(yīng)答性能越好，加快襯底電壓達(dá)到規(guī)定值以上的檢測速度。
14.一種半導(dǎo)體集成電路，其特征在于備有升高來自外部的電源電壓，生成并輸出升壓電壓的升壓電壓發(fā)生部；根據(jù)從外部輸入的時鐘信號，生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部；以及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部，由頻率判斷部判斷的頻率越高，上述升壓電壓發(fā)生部對升壓電壓的下降的應(yīng)答性能越好，加快升壓電壓下降的檢測速度。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路，其特征在于上述升壓電壓發(fā)生部備有使升壓電壓上升的充電電路部；以及檢測輸出的升壓電壓、當(dāng)升壓電壓達(dá)到規(guī)定值以下時使充電電路部工作的升壓電壓檢測部，內(nèi)部時鐘信號頻率越高，上述升壓電壓檢測部對升壓電壓的下降的應(yīng)答性能越好，加快升壓電壓達(dá)到規(guī)定值以下的檢測速度。
全文摘要
一種半導(dǎo)體集成電路,它備有能向內(nèi)部電路供給不隨時鐘頻率的變化而變化的穩(wěn)定的輸出電壓的內(nèi)部電源電路。還備有:根據(jù)規(guī)定的基準(zhǔn)電壓,降低來自外部的電源電壓,生成并輸出內(nèi)部電源電壓的內(nèi)部電源降壓部;根據(jù)從外部輸入的時鐘信號,生成并輸出內(nèi)部時鐘信號的內(nèi)部時鐘信號生成部;及判斷由該內(nèi)部時鐘信號生成部生成的內(nèi)部時鐘信號頻率的頻率判斷部。由頻率判斷部判斷的頻率越高,內(nèi)部電源降壓部使對應(yīng)于內(nèi)部電源電壓下降的輸出電流的增加速度越快。
文檔編號G05F1/46GK1194440SQ9712312
公開日1998年9月30日 申請日期1997年11月19日 優(yōu)先權(quán)日1997年3月26日
發(fā)明者伊藤孝 申請人:三菱電機(jī)株式會社