一種單總線控制裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于單總線控制技術(shù)領(lǐng)域，具體涉及一種單總線控制裝置。
【背景技術(shù)】
[0002]單總線技術(shù)是美國Dallas半導(dǎo)體公司近年推出的新技術(shù)，具有硬件開銷少，成本低，節(jié)省口線資源、結(jié)構(gòu)簡單等優(yōu)點(diǎn)，因而在多點(diǎn)監(jiān)測系統(tǒng)中得到了很大的應(yīng)用。每個(gè)單總線從器件都有一個(gè)唯一的64位的ROM序列號，確保掛在總線上能被唯一地識別出來。
[0003]目前應(yīng)用中，當(dāng)單總線從器件發(fā)生卸載、更換和增加等狀態(tài)時(shí)，上位機(jī)應(yīng)用系統(tǒng)需要進(jìn)行代碼修改，不能實(shí)時(shí)監(jiān)測器件狀態(tài)改變，這導(dǎo)致單總線上、下位機(jī)開發(fā)相互不獨(dú)立，即插即用功能不強(qiáng)。
【實(shí)用新型內(nèi)容】
[0004]實(shí)用新型目的:本實(shí)用新型的目的是為了解決現(xiàn)有技術(shù)中的不足，提供一種結(jié)構(gòu)設(shè)計(jì)合理，控制方便，通過增加改控制模塊，可有效的解決單總線系統(tǒng)因從設(shè)備變化而引起的開發(fā)效率降低的問題，從而優(yōu)化了與上位機(jī)的通信效率的單總線控制裝置。
[0005]技術(shù)方案:本實(shí)用新型所述的一種單總線控制裝置，包括若干相互連接的單總線器件，所述若干相互連接的單總線器件通過單總線共同連接有微控制器模塊，所述微控制器模塊通過RS485通信模塊與上位機(jī)相互通訊連接;所述微控制器模塊包括Μ⑶處理器，所述MCU處理器的XI腳與Χ2腳之間連接有晶振，所述晶振還連接有兩個(gè)電容C1、C2，所述MCU處理器的1腳、2腳還分別連接有存儲器的6腳、5腳，所述存儲器的6腳、5腳還分別通過上拉電阻R1、R2與VCC電源連接，所述存儲器的1腳到4腳接地，所述MCU處理器的8腳和9腳分別連接有復(fù)位芯片的6腳和7腳;所述MCU處理器的P21 口作為單總線的信號口，所述單總線的信號口與各個(gè)單總線器件之間還設(shè)有總線收發(fā)器芯片，所述總線收發(fā)器芯片的輸入端與所述MCU處理器連接，所述總線收發(fā)器芯片的輸出端通過單總線與各單總線器件連接。
[0006]進(jìn)一步的，所述單總線器件采用溫度測量器件DS18B20。
[0007]進(jìn)一步的，所述Μ⑶處理器采用單片機(jī)AT89S52。
[0008]進(jìn)一步的，所述電容Cl、C2的大小均為30PF。
[0009]進(jìn)一步的，所述存儲器采用串行EEPROM存儲器AT24C256芯片。
[0010]進(jìn)一步的，所述電阻R1、R2的阻值均為10ΚΩ。
[0011]進(jìn)一步的，所述復(fù)位芯片采用MAX813芯片。
[0012]進(jìn)一步的，所述總線收發(fā)器芯片采用74HC245芯片。
[0013]進(jìn)一步的，所述74HC245芯片的VCC端口通電阻R4與電源連接，所述74HC245芯片的GND端口一路通過電容C3、電阻R3與電源VCC連接，另一路通過相互并聯(lián)的電容C4以及電解電容C5與電源連接。
[0014]進(jìn)一步的，所述電容C4的大小為0.1uF，所述電解電容C5的大小為47uF。
[0015]有益效果:本實(shí)用新型所述的一種單總線控制裝置，其結(jié)構(gòu)設(shè)計(jì)合理，控制方便，通過增加改控制模塊，可有效的解決單總線系統(tǒng)因從設(shè)備變化而引起的開發(fā)效率降低的問題，從而優(yōu)化了與上位機(jī)的通信效率。
【附圖說明】
[0016]圖1為本實(shí)用新型的一個(gè)應(yīng)用實(shí)例整體結(jié)構(gòu)示意圖；
[0017]圖2為本實(shí)用新型的Μ⑶處理器模塊電路原理結(jié)構(gòu)圖；
[0018]圖3為本實(shí)用新型的總線收發(fā)器模塊電路原理結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0019]如圖1到圖3所示的一種單總線控制裝置，包括若干相互連接的單總線器件DS18B20，所述若干相互連接的單總線器件DS18B20通過單總線共同連接有微控制器模塊，所述微控制器模塊通過RS485通信模塊與上位機(jī)相互通訊連接。
[0020]所述微控制器模塊包括Μ⑶處理器芯片AT89S52，所述Μ⑶處理器的XI腳與Χ2腳之間連接有晶振，所述晶振還連接有兩個(gè)電容C1、C2，所述電容C1、C2的大小均為30PF。所述Μ⑶處理器的1腳、2腳還分別連接有存儲器AT24C256芯片的6腳、5腳，所述存儲器AT24C256芯片的6腳、5腳還分別通過上拉電阻R1、R2與VCC電源連接，所述存儲器的1腳到4腳接地，所述mj處理器的8腳和9腳分別連接有復(fù)位芯片的6腳和7腳;所述mj處理器的P21 口作為單總線的信號口，所述單總線的信號口與各個(gè)單總線器件之間還設(shè)有總線收發(fā)器芯片74HC245芯片，所述總線收發(fā)器芯片74HC245芯片的輸入端B0、B1端口與所述MCU處理器連接，所述總線收發(fā)器芯片的輸出端A0、A1端口通過單總線與各單總線器件連接。
[0021]所述74HC245芯片的VCC端口通電阻R4與電源連接，所述74HC245芯片的GND端口一路通過電容C3、電阻R3與電源VCC連接，另一路通過相互并聯(lián)的電容C4以及電解電容C5與電源連接。所述電容C4的大小為0.1 uF，所述電解電容C5的大小為47uF。
[0022]上述電路中的晶振電路由兩個(gè)30P的電容，一個(gè)12M的晶振所組成。因?yàn)閱慰偩€控制單元無需要計(jì)算波特率，故采用12MHz晶振。根據(jù)晶振的頻率，起振電容采用30PF。該單元的正常工作電源電壓為5V左右。電路比較簡單，輸入電源的電壓寬度為12V，通過一個(gè)5V的自流線性穩(wěn)壓器LM7805，然后輔助1個(gè)47uF電解電容和1個(gè)0.1 uF的磁片電容濾去雜波就可以了。存儲電路采用AT24C256作為數(shù)據(jù)存儲器。其在系統(tǒng)中的作用是存儲控制器搜索到的單總線上的ROM序列號。AT24C256是串行EEPROM存儲器，支持IIC總線數(shù)據(jù)傳輸協(xié)議，存儲器容量為32KB，用2根線與CPU構(gòu)成串行接口。SDA是雙向數(shù)據(jù)線，接CPU的PI 1; SCL是時(shí)鐘線，接CPU的P10，這2根線都必須通過上拉電阻接到VCCXE是寫保護(hù)線，一般接地，表示允許讀寫操作。A0、A1是地址線，通過這2根地址線CPU最多可尋址4個(gè)AT24C256器件。在本單元電路中，因?yàn)樵贗IC總線上只掛接一個(gè)24C256，故可將A0、A1接地，采用地址00。復(fù)位、看門狗電路由MAX813芯片來完成?？刂瞥绦蛟谶\(yùn)行過程中由于干擾等各種因素會(huì)出現(xiàn)死機(jī)或程序跑飛等現(xiàn)象。
[0023]由于單總線采用單根信號線，既傳輸時(shí)鐘，又傳輸數(shù)據(jù)，而且數(shù)據(jù)傳輸是雙向的，所以只需要一個(gè)單片機(jī)I/O 口，采用單片機(jī)的P21 口作為單總線的信號線。如果直接在單片機(jī)的I/O 口上掛接DS18B20，則驅(qū)動(dòng)的DS18B20個(gè)數(shù)十分有限，故在總線之間增加一片74HC245，以提高帶負(fù)載能力。
[0024]本實(shí)用新型所述的一種單總線控制裝置，其結(jié)構(gòu)設(shè)計(jì)合理，控制方便，通過增加改控制模塊，可有效的解決單總線系統(tǒng)因從設(shè)備變化而引起的開發(fā)效率降低的問題，從而優(yōu)化了與上位機(jī)的通信效率。
[0025]以上所述，僅是本實(shí)用新型的較佳實(shí)施例而已，并非對本實(shí)用新型作任何形式上的限制，雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然而并非用以限定本實(shí)用新型，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本實(shí)用新型技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本實(shí)用新型技術(shù)方案的內(nèi)容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本實(shí)用新型技術(shù)方案的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種單總線控制裝置，其特征在于:包括若干相互連接的單總線器件，所述若干相互連接的單總線器件通過單總線共同連接有微控制器模塊，所述微控制器模塊通過RS485通信模塊與上位機(jī)相互通訊連接;所述微控制器模塊包括Μ⑶處理器，所述Μ⑶處理器的XI腳與Χ2腳之間連接有晶振，所述晶振還連接有兩個(gè)電容C1、C2，所述Μ⑶處理器的1腳、2腳還分別連接有存儲器的6腳、5腳，所述存儲器的6腳、5腳還分別通過上拉電阻R1、R2與VCC電源連接，所述存儲器的1腳到4腳接地，所述MCU處理器的8腳和9腳分別連接有復(fù)位芯片的6腳和7腳;所述MCU處理器的P21 口作為單總線的信號口，所述單總線的信號口與各個(gè)單總線器件之間還設(shè)有總線收發(fā)器芯片，所述總線收發(fā)器芯片的輸入端與所述Μ⑶處理器連接，所述總線收發(fā)器芯片的輸出端通過單總線與各單總線器件連接。2.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述單總線器件采用溫度測量器件DS18B20。3.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述MCU處理器采用單片機(jī)AT89S52。4.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述電容C1、C2的大小均為30PF。5.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述存儲器采用串行EEPROM存儲器AT24C256芯片。6.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述電阻R1、R2的阻值均為 10ΚΩ。7.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述復(fù)位芯片采用MAX813芯片。8.根據(jù)權(quán)利要求1所述的一種單總線控制裝置，其特征在于:所述總線收發(fā)器芯片采用74HC245芯片。9.根據(jù)權(quán)利要求8所述的一種單總線控制裝置，其特征在于:所述74HC245芯片的VCC端口通電阻R4與電源連接，所述74HC245芯片的GND端口 一路通過電容C3、電阻R3與電源VCC連接，另一路通過相互并聯(lián)的電容C4以及電解電容C5與電源連接。10.根據(jù)權(quán)利要求9所述的一種單總線控制裝置，其特征在于:所述電容C4的大小為0.1uF，所述電解電容C5的大小為47uF。
【專利摘要】本實(shí)用新型公開了一種單總線控制裝置，包括若干相互連接的單總線器件，若干相互連接的單總線器件通過單總線共同連接有微控制器模塊，微控制器模塊通過RS485通信模塊與上位機(jī)相互通訊連接；微控制器模塊包括MCU處理器，MCU處理器分別連接有晶振、存儲器、復(fù)位芯片；MCU處理器的P21口作為單總線的信號口，單總線的信號口與各個(gè)單總線器件之間還設(shè)有總線收發(fā)器芯片，總線收發(fā)器芯片的輸入端與所述MCU處理器連接，總線收發(fā)器芯片的輸出端通過單總線與各單總線器件連接。本實(shí)用新型所述的一種單總線控制裝置，其結(jié)構(gòu)設(shè)計(jì)合理，控制方便，通過增加改控制模塊，可有效的解決單總線系統(tǒng)因從設(shè)備變化而引起的開發(fā)效率降低的問題，從而優(yōu)化了與上位機(jī)的通信效率。
【IPC分類】G05B19/042
【公開號】CN205103604
【申請?zhí)枴緾N201520913222
【發(fā)明人】蔡彬彬, 曹留峰, 吳新華
【申請人】江蘇工程職業(yè)技術(shù)學(xué)院
【公開日】2016年3月23日
【申請日】2015年11月17日