基于fpga的疊加計(jì)算裝置的制造方法
【專利摘要】一種基于FPGA的疊加計(jì)算裝置,它具有對(duì)對(duì)電路進(jìn)行控制的FPGA電路；顯示電路，該電路的輸入端接FPGA電路的輸出端；開關(guān)電路，該電路的輸出端接FPGA電路的輸入端；Flash電路，該電路與FPGA電路相連；通信電路，該電路與FPGA電路相連。該裝置設(shè)計(jì)合理、電路簡(jiǎn)單、集成度高、外圍元件少、具有多種對(duì)外通信接口便于與外圍設(shè)備互連，可應(yīng)用于實(shí)驗(yàn)室疊加計(jì)算裝置。
【專利說明】
基于FPGA的疊加計(jì)算裝置
技術(shù)領(lǐng)域
[0001]本實(shí)用新型屬于計(jì)算裝置或電路技術(shù)領(lǐng)域，具體涉及到基于FPGA的疊加計(jì)算裝置。
【背景技術(shù)】
[0002]現(xiàn)代生產(chǎn)工藝的發(fā)展使得現(xiàn)場(chǎng)可編程門陳列FPGA的成本越來越低，在實(shí)際使用中，F(xiàn)PGA具有靈活可配置的特點(diǎn)，現(xiàn)代科學(xué)技術(shù)對(duì)數(shù)據(jù)處理的要求越來越高:數(shù)據(jù)傳輸快，數(shù)據(jù)運(yùn)算精度高，數(shù)據(jù)算法執(zhí)行效率優(yōu)等。優(yōu)化算法就顯得尤為重要。學(xué)生實(shí)踐中，經(jīng)常會(huì)碰到到數(shù)據(jù)的疊加計(jì)算。當(dāng)前，對(duì)于疊加計(jì)算實(shí)驗(yàn)平臺(tái)大多是由MCU和DSP來實(shí)現(xiàn)的。這兩種疊加計(jì)算實(shí)驗(yàn)裝置存在以下不足:數(shù)據(jù)精度差，處理速度慢，對(duì)于MCU實(shí)現(xiàn)疊加計(jì)算來說;成本較高，電路復(fù)雜，效率不高，對(duì)于DSP實(shí)現(xiàn)疊加計(jì)算來說;計(jì)算速度慢，都需要控制器參與，由軟件程序?qū)崿F(xiàn)疊加計(jì)算；

【發(fā)明內(nèi)容】

[0003]本實(shí)用新型所要解決的技術(shù)問題在于克服上述疊加計(jì)算裝置的不足，提供一種設(shè)計(jì)合理、電路簡(jiǎn)單、低成本、外圍元件少、具有多種對(duì)外通信接口便于與外圍設(shè)備互連的基于FPGA的疊加計(jì)算裝置。
[0004]解決上述技術(shù)問題采用的技術(shù)方案是:它具有:對(duì)電路進(jìn)行控制的FPGA電路;顯示電路，該電路的輸入端接FPGA電路的輸出端;開關(guān)電路，該電路的輸出端接FPGA電路的輸入端;Flash電路，該電路與FPGA電路相連;通信電路，該電路與FPGA電路相連。
[0005]本實(shí)用新型的Flash電路為:集成電路U5的2腳、6腳、I腳、5腳依次接集成電路U4的F6腳、B7腳、F8腳、E8腳、電源端接3V電源、地端接地;集成電路U5的型號(hào)為EPCS16。
[0006]本實(shí)用新型的FPGA電路為:集成電路U4的C15腳、F13腳、Gll腳、D15腳、D16腳、F14腳、A9腳、F15腳、F16腳、C16腳、G15腳、G16腳、B9腳、B16腳、E9腳、D9腳、C9腳、B1腳、Al 5腳、Fl I腳、C14腳、D3腳接通信電路，集成電路U4的Cll腳、BI I腳、All腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、B13腳、A13腳、D12腳、Dll腳接顯示電路，集成電路U4的D5腳、B4腳、A4腳、B5腳、A2腳、A5腳接開關(guān)電路，集成電路U4的F6腳、B7腳、F8腳、E8腳接Flash電路，集成電路U4的E15腳接晶振Yl的4腳、D13腳和N4腳接Al.2V電源、L5腳和F12腳接2.5V電源、地端接地，集成電路U4的H4腳、J4腳、H3腳、J5腳、Hl 3腳、Hl 2腳、Gl 2腳、J3腳、Hl腳、Hl 4腳、H5腳、F4腳依次接連接器J3的13腳?2腳，集成電路U4的K7腳、Hl I腳、H6腳、Gl O腳、G9腳、G8腳、G7腳、G6腳接1.2V電源，集成電路U4的E3腳、K3腳、M3腳、P4腳、P7腳、TI腳、PlO腳、P13腳、T16腳、K14腳、M14腳、E14腳、G14腳、A16腳、ClO腳、C13腳、Al腳、C4腳、C7腳接3V電源，晶振Yl的電源端接3 V電源、地端接地，連接器J3DE I腳接地;集成電路U4的型號(hào)為EP4CE1F17C8，晶振YI的型號(hào)為JHY50M。
[0007]由于本實(shí)用新型采用集成電路U4為FPGA芯片，產(chǎn)生串口的時(shí)序控制邏輯、CAN通信的時(shí)序控制邏輯、LCD液晶顯示的時(shí)序控制邏輯、按鍵輸入數(shù)據(jù)的時(shí)序控制邏輯、疊加計(jì)算的時(shí)序控制邏輯，當(dāng)串口外設(shè)發(fā)送計(jì)算數(shù)據(jù)時(shí):信號(hào)從集成電路U2輸入集成電路U4，集成電路U4啟動(dòng)疊加計(jì)算的時(shí)序控制邏輯，從存儲(chǔ)器中讀出參加計(jì)算的數(shù)據(jù)，在疊加計(jì)算的時(shí)序控制邏輯中，完成疊加計(jì)算，并輸入到液晶顯示屏；當(dāng)CAN外設(shè)發(fā)送計(jì)算數(shù)據(jù)時(shí):信號(hào)從集成電路U3輸入到集成電路U4，集成電路U4讀取數(shù)據(jù)，進(jìn)行疊加計(jì)算，并將計(jì)算的結(jié)果，發(fā)送到液晶顯示屏上；當(dāng)通過按鍵輸入計(jì)算數(shù)據(jù)時(shí)，信號(hào)從開關(guān)電路輸入數(shù)據(jù)，與此同時(shí)，集成電路U4啟動(dòng)按鍵輸入數(shù)據(jù)的時(shí)序控制邏輯，確定參加計(jì)算的數(shù)據(jù)，進(jìn)行疊加計(jì)算，并將計(jì)算的結(jié)果，發(fā)送到液晶顯示屏上，該裝置設(shè)計(jì)合理、電路簡(jiǎn)單、集成度高、外圍元件少、具有多種對(duì)外通信接口便于與外圍設(shè)備互連，可應(yīng)用于實(shí)驗(yàn)室疊加計(jì)算裝置。
【附圖說明】
[0008]圖1是本實(shí)用新型電氣原理方框圖。
[0009]圖2是圖1中FPGA電路和Flash電路的電子線路原理圖。
[0010]圖3是圖1中通信電路和開關(guān)電路以及顯示電路的電子線路原理圖。
【具體實(shí)施方式】
[0011]下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說明，但本實(shí)用新型不限于這些實(shí)施例。
[0012]實(shí)施例1
[0013]在圖1中，本實(shí)用新型基于FPGA的疊加計(jì)算裝置由FPGA電路、通信電路、顯示電路、開關(guān)電路、FI ash電路連接構(gòu)成，F(xiàn)PGA電路的輸出端接顯示電路的輸入端，通信電路與FPGA電路相連，開關(guān)電路的輸出端接FPGA電路的輸入端，F(xiàn)lash電路與FPGA電路相連。
[0014]在圖2中，本實(shí)施例的FPGA電路由集成電路U4、晶振Yl、連接器J3連接構(gòu)成，集成電路U4的型號(hào)為EP4CE10F17C8，晶振Yl的型號(hào)為JHY50M。集成電路U4的C15腳、F13腳、Gll腳、D15 腳、D16 腳、F14 腳、A9 腳、F15 腳、F16 腳、C16 腳、G15 腳、G16 腳、B9 腳、B16 腳、E9 腳、D9 腳、C9腳、BlO腳、A15腳、Fll腳、C14腳、D3腳接通信電路，集成電路U4的Cll腳、Bll腳、All腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、B13腳、A13腳、D12腳、Dll腳接顯示電路，集成電路U4的D5腳、B4腳、A4腳、B5腳、A2腳、A5腳接開關(guān)電路，集成電路U4的F6腳、B7腳、F8腳、E8腳接Flash電路，集成電路U4的E15腳接晶振Yl的4腳、D13腳和N4腳接A1.2V電源、L5腳和F12腳接
2.5V電源、地端接地，集成電路U4的H4腳、J4腳、H3腳、J5腳、Hl3腳、Hl2腳、Gl2腳、J3腳、Hl腳、H14腳、H5腳、F4腳依次接連接器J3的13腳?2腳，集成電路U4的K7腳、!111腳、!16腳、610腳、G9腳、G8腳、G7腳、G6腳接1.2V電源，集成電路U4的E3腳、K3腳、M3腳、P4腳、P7腳、Tl腳、PlO 腳、P13 腳、T16 腳、K14 腳、M14 腳、E14 腳、G14 腳、A16 腳、ClO 腳、C13 腳、Al 腳、C4 腳、C7 腳接3V電源，晶振Yl的電源端接3V電源、地端接地，連接器J3DE I腳接地。
[0015]在圖2中，本實(shí)施例的Flash電路由集成電路U5構(gòu)成，集成電路U5的型號(hào)為EPCS16。集成電路U5的2腳、6腳、I腳、5腳依次接集成電路U4的F6腳、B7腳、F8腳、E8腳、電源端接3V電源、地端接地。
[0016]在圖3中，本實(shí)施例的通信電路由集成電路Ul?集成電路U3、電阻R3、電阻R4、電容Cl?電容C4、連接器J1、連接器J2連接構(gòu)成，集成電路Ul的型號(hào)為SJA1000、集成電路U2的型號(hào)為SP3223、集成電路U3的型號(hào)為PCA82C250。集成電路Ul的23腳?28腳、I腳?12腳、16腳、17腳依次接集成電路U4的C15腳、F13腳、Gll腳、D15腳、D16腳、F14腳、A9腳、F15腳、F16腳、C16腳、G15腳、G16腳、B9腳、B16腳、E9腳、D9腳、C9腳、BlO腳、A15腳、Fll腳，集成電路Ul的13腳接集成電路U3的I腳、19腳接集成電路U3的4腳、22腳和18腳接3V電源、21腳和15腳接地，集成電路U2的2腳接電容C2的一端、4腳接電容C2的另一端、5腳接電容C4的一端、6腳接電容C4的另一端、13腳接集成電路U2的C14腳、15腳接集成電路U2的D3腳、3腳接電容Cl的一端、7腳接電容C3的一端、17腳接連接器腳的2腳、16腳接連接器J2的3腳、19腳接3V電源、14腳和I腳以及18腳接地，電容Cl和電容C3的另一端接地，連接器J2的I腳接地，集成電路U3的8腳通過電阻R3接地、7腳接電阻R4的一端和連接器Jl的I腳、6腳接電阻R4的另一端和連接器Jl的2腳、3腳接5V電源、2腳接地。
[0017]在圖3中，本實(shí)施例的開關(guān)電路由電阻R5?電阻R10、開關(guān)SWl?開關(guān)SW6連接構(gòu)成。開關(guān)SWl的一端通過電阻R5接3V電源并接集成電路U4的D5腳、另一端接地，開關(guān)SW2的一端通過電阻R56接3V電源并接集成電路U4的B4腳、另一端接地，開關(guān)SW3的一端通過電阻R7接3V電源并接集成電路U4的A4腳、另一端接地，開關(guān)SW4的一端通過電阻R8接3V電源并接集成電路U4的B5腳、另一端接地，開關(guān)SW5的一端通過電阻R9接3V電源并接集成電路U4的A2腳、另一端接地，開關(guān)SW6的一端通過電阻RlO接3V電源并接集成電路U4的A5腳、另一端接地。[00?8] 在圖3中，本實(shí)施例的顯示電路由電阻Rl、電阻R2、液晶顯示屏連接構(gòu)成，液晶顯示屏的型號(hào)為L(zhǎng)CD12864。液晶顯示屏的4腳?17腳依次接集成電路U4的Cll腳、Bll腳、All腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、B13腳、A13腳、D12腳、Dll腳，液晶顯示屏的18腳通過電阻Rl和電阻R2接3V電源、16腳通過電阻R2接3V電源、19腳和2腳接3V電源、I腳和20腳接地。
[0019]本實(shí)用新型的工作原理如下:
[0020]系統(tǒng)上電，集成電路U4開始初始化，產(chǎn)生串口的時(shí)序控制邏輯、CAN通信的時(shí)序控制邏輯、LCD液晶顯示的時(shí)序控制邏輯、按鍵輸入數(shù)據(jù)的時(shí)序控制邏輯、疊加計(jì)算的時(shí)序控制邏輯。
[0021]當(dāng)串口外設(shè)發(fā)送計(jì)算數(shù)據(jù)時(shí)，信號(hào)從連接器J2的3腳輸出，輸入到集成電路U2的16腳。集成電路U2實(shí)現(xiàn)電平變換。經(jīng)過集成電路U2處理，信號(hào)從集成電路U2的15腳輸出，輸入到集成電路U4的D3腳，集成電路U3啟動(dòng)串口的時(shí)序控制邏輯，接收計(jì)算的數(shù)據(jù)信息，存入內(nèi)部存儲(chǔ)器中，然后，集成電路U4啟動(dòng)疊加計(jì)算的時(shí)序控制邏輯，從存儲(chǔ)器中讀出參加計(jì)算的數(shù)據(jù)，在疊加計(jì)算的時(shí)序控制邏輯中，完成疊加計(jì)算。由LCD液晶顯示的時(shí)序控制邏輯，信號(hào)從集成電路U4的Cll腳、Bll腳、All腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、B13腳、A13腳、D12腳、Dll腳輸入到液晶顯示屏，將疊加計(jì)算的結(jié)果顯示出來。
[0022]當(dāng)CAN外設(shè)發(fā)送計(jì)算數(shù)據(jù)時(shí)，信號(hào)從連接器Jl的I腳、2腳輸入，經(jīng)過集成電路U3的處理，從集成電路U3的I腳、4腳輸出，輸入到集成電路Ul的內(nèi)部緩沖區(qū)，并產(chǎn)生中斷，通知控制器讀取數(shù)據(jù)。其中，中斷信號(hào)從集成電路Ul的16腳輸出，數(shù)據(jù)信號(hào)從集成電路Ul的23腳?28腳、I腳?12腳輸出，輸入到集成電路U4。由集成電路U4讀取數(shù)據(jù)，進(jìn)行疊加計(jì)算，并將計(jì)算的結(jié)果，發(fā)送到液晶顯示屏上。
[0023]當(dāng)通過按鍵輸入計(jì)算數(shù)據(jù)時(shí)，信號(hào)從開關(guān)SWl?開關(guān)SW6輸入數(shù)據(jù)，與此同時(shí)，集成電路U4啟動(dòng)按鍵輸入數(shù)據(jù)的時(shí)序控制邏輯，確定參加計(jì)算的數(shù)據(jù)，進(jìn)行疊加計(jì)算，并將計(jì)算的結(jié)果，發(fā)送到液晶顯示屏上。
【主權(quán)項(xiàng)】
1.一種基于FPGA的疊加計(jì)算裝置，其特征在于它具有: 對(duì)電路進(jìn)行控制的FPGA電路； 顯示電路，該電路的輸入端接FPGA電路的輸出端； 開關(guān)電路，該電路的輸出端接FPGA電路的輸入端； Fl ash電路，該電路與FPGA電路相連； 通信電路，該電路與FPGA電路相連。2.根據(jù)權(quán)利要求1所述的基于FPGA的疊加計(jì)算裝置，其特征在于所述的Flash電路為:集成電路U5的2腳、6腳、I腳、5腳依次接集成電路U4的F6腳、B7腳、F8腳、E8腳、電源端接3V電源、地端接地;集成電路U5的型號(hào)為EPCS16。3.根據(jù)權(quán)利要求1所述的基于FPGA的疊加計(jì)算裝置，其特征在于所述的FPGA電路為:集成電路U4的C15腳、F13腳、611腳、015腳、016腳小14腳)9腳、？15腳、？16腳、(:16腳、615腳、G16腳、B9腳、B16腳、E9腳、D9腳、C9腳、B1腳、A15腳、F11腳、C14腳、D3腳接通信電路，集成電路 U4的(:11腳、811腳)11腳、812腳)12腳410腳411腳、814腳)14腳、813腳)13腳、012腳、Dll腳接顯示電路，集成電路U4的D5腳、B4腳、A4腳、B5腳、A2腳、A5腳接開關(guān)電路，集成電路U4的F6腳、B7腳、F8腳、E8腳接Flash電路，集成電路U4的E15腳接晶振Yl的4腳、D13腳和N4腳接Al.2V電源、L5腳和Fl2腳接2.5V電源、地端接地，集成電路U4的H4腳、J4腳、H3腳、J5腳、H13腳、H12腳、G12腳、J3腳、Hl腳、H14腳、H5腳、F4腳依次接連接器J3的13腳?2腳，集成電路U4的K7腳、Hll腳、H6腳、GlO腳、G9腳、G8腳、G7腳、G6腳接1.2V電源，集成電路U4的E3腳、K3腳、M3腳、P4腳、P7腳、TI 腳、P1腳、P13腳、T16腳、K14腳、Ml 4腳、E14腳、G14腳、A16腳、C1腳、C13腳、Al腳、C4腳、C7腳接3V電源，晶振Yl的電源端接3V電源、地端接地，連接器J3DE I腳接地;集成電路U4的型號(hào)為EP4CE1F17C8，晶振YI的型號(hào)為JHY50M。
【文檔編號(hào)】G05B19/042GK205594386SQ201620388070
【公開日】2016年9月21日
【申請(qǐng)日】2016年4月29日
【發(fā)明人】王國(guó)章, 任立慶, 折海成
【申請(qǐng)人】榆林學(xué)院