專利名稱：在包括核心頻率的奇數(shù)分?jǐn)?shù)的頻率上進(jìn)行源同步傳輸?shù)姆椒ê驮O(shè)備的制作方法
背景發(fā)明領(lǐng)域本發(fā)明涉及在部件間進(jìn)行信號傳輸領(lǐng)域。尤其本發(fā)明涉及信號以相對于核心頻率有不同比值的頻率進(jìn)行源同步傳送。
相關(guān)技術(shù)描述在計(jì)算機(jī)或其它處理系統(tǒng)中處理的吞吐量上的一個局限是集成電路與/或系統(tǒng)中其它部件之間的互連?；ヂ?lián)電路通常消耗大量電能和部件上的空間。改進(jìn)的互連技術(shù)可以有利地提供部件間更快的發(fā)送信號從來提高了系統(tǒng)吞吐量。改進(jìn)的互連技術(shù)也可以提供不同的發(fā)送信號級別，提供更快的信號或減少信號設(shè)備電路的空間或電能消耗。
某些情況下，互連電路不能與產(chǎn)生和需要數(shù)據(jù)的部件一樣快地傳輸數(shù)據(jù)。解決這個問題的一個優(yōu)先工藝機(jī)制是提供一個總線接口，它在比部件核心部分較低的頻率上操作。例如，許多Intel Pentium處理器有一個在偶數(shù)分?jǐn)?shù)乘數(shù)(例如，總線對核心頻率的比例是1∶2，1∶3等)或奇數(shù)分?jǐn)?shù)乘數(shù)(例如，總線對核心頻率的比例是2∶3，2∶5等)上操作的核心頻率。
然而，這些處理器通常并不使用源同步機(jī)制與通用系統(tǒng)總線對接。系統(tǒng)總線所帶的接口被稱為是前端總線而處理器用后端總線與高速緩沖存儲器對接。前端總線通常使用定時方案，信號被根據(jù)公共系統(tǒng)時鐘信號鎖定和捕捉，而不是與數(shù)據(jù)一起被傳送的或像在一個典型的源同步設(shè)備中所做的那樣被傳送的命令信號。
現(xiàn)有技術(shù)的處理器也包括使用源同步信號發(fā)送的后端總線。事實(shí)上源同步信號發(fā)送已經(jīng)使用像英特爾奔騰II這樣的處理器中核心頻率的偶數(shù)分?jǐn)?shù)來實(shí)現(xiàn)了。然而，先進(jìn)工藝的處理器可能還沒有為以總線頻率，也就是核心時鐘頻率的奇數(shù)分?jǐn)?shù)，進(jìn)行的高速操作實(shí)現(xiàn)一個足以勝任的源同步接口。
概述公開了一種在包括核心頻率的奇數(shù)分?jǐn)?shù)的頻率上進(jìn)行源同步傳輸?shù)姆椒ê驮O(shè)備。本公開的設(shè)備包括信號驅(qū)動器電路和選通信號驅(qū)動器電路。連接信號驅(qū)動器電路用于為第一頻率上的第一信號產(chǎn)生一個周期，第一頻率來自核心信號，核心信號來自核心，核心在核心時鐘頻率上操作，核心時鐘頻率是上述第一個頻率的奇數(shù)分?jǐn)?shù)乘數(shù)。連接選通信號驅(qū)動器電路用于在周期的中間點(diǎn)產(chǎn)生一個選通信號允許鎖存由選通信號觸發(fā)的第一個信號。
附圖概述本發(fā)明通過例子進(jìn)行描述但并不局限于附圖中的圖形。


圖1顯示了包括利用最近發(fā)明的源同步技術(shù)的驅(qū)動器和接收器的系統(tǒng)的一個實(shí)施方案。
圖2顯示了用于數(shù)據(jù)總線的平衡的源同步驅(qū)動器的一個實(shí)施方案。
圖3顯示了由圖2中的源同步驅(qū)動器的一個實(shí)施方案所產(chǎn)生的波形。
圖4顯示了包括數(shù)據(jù)，地址和命令信號的源同步接口。
圖5顯示了在一個時鐘信號的上升和下降沿均能提供輸出信號的鎖存元件的一個實(shí)施方案圖6顯示了在一個時鐘信號的上升和下降沿均能提供輸出信號并有從時鐘信號到前驅(qū)動器結(jié)點(diǎn)(predriver node)的等效門延遲的鎖存元件的一個實(shí)施方案。
發(fā)明詳述下面的描述為以包括核心頻率的奇數(shù)分?jǐn)?shù)在內(nèi)的頻進(jìn)行源同步傳輸提供了一個方法和設(shè)備。在下面的描述中，提出了像信號名，頻率比值，電路設(shè)備和邏輯劃分/集成選擇這樣的特定細(xì)節(jié)以提供對本發(fā)明更透徹的理解。然而它可以被本領(lǐng)域的專家理解為本發(fā)明也可以在沒有這些特定細(xì)節(jié)的情況下被實(shí)現(xiàn)。其它情況下，控制結(jié)構(gòu)和門級電路沒有被詳細(xì)顯示以免模糊本發(fā)明。那些有本領(lǐng)域中基本技巧的人能夠避免不適當(dāng)?shù)膶?shí)驗(yàn)并實(shí)現(xiàn)必需的邏輯電路。
這里所描述的源同步電路允許在核心頻率的奇數(shù)分?jǐn)?shù)頻率上進(jìn)行高速的源同步信號發(fā)送。這可以有利地允許像處理器這樣的部件在更高的頻率上操作或有一個在比只使用偶數(shù)乘或一個相同頻率接口的可能頻率更高的頻率上操作的總線接口?；蛘?，這個特征允許在總線上有更大的負(fù)載(例如，更多的存儲器設(shè)備)而不影響部件與總線對接的核心操作頻率。
這里描述的源同步電路的一些實(shí)施方案也實(shí)現(xiàn)了為在源同步信號和相關(guān)選通(時鐘)信號之間的精確的定時匹配而設(shè)計(jì)的多種特征。例如，一些實(shí)施方案可以發(fā)送時鐘到一組沒有用過但已連接的鎖存器上以在數(shù)據(jù)和選通時鐘上獲得相等的負(fù)載。一些實(shí)施方案使用帶有不管閉鎖在上升和下降沿是否觸發(fā)從時鐘到數(shù)據(jù)輸出均有等效門延遲的鎖存元件。這個特征在總線頻率是核心頻率奇數(shù)分?jǐn)?shù)的時候是有利的因?yàn)樵谶@樣頻率上的總線周期在核心時鐘的相對沿上開始和結(jié)束。
圖1描繪了源同步驅(qū)動器100和能夠以核心乘以總線頻率比例，包括奇數(shù)分?jǐn)?shù)比例，操作的接收器180的一個概括的實(shí)施方案。驅(qū)動器100有一個在核心時鐘頻率上操作的核心110。信號和選通分別在信號線171和175上被傳送到接收器180上，傳送可以與核心頻率或核心頻率的偶數(shù)分?jǐn)?shù)(例如，1/2，1/3等)或核心頻率的奇數(shù)分?jǐn)?shù)(例如2/3，2/5等)同頻率。為適應(yīng)奇數(shù)分?jǐn)?shù)接口，驅(qū)動100可以在信號線112上提供的核心時鐘信號的上升和下降沿驅(qū)動信號和/或選通。
周期在核心110中與在信號線116上產(chǎn)生的周期請求一起發(fā)生。核心110也在信號線114上產(chǎn)生一個輸入信號并由輸出驅(qū)動器電路170在信號線171上驅(qū)動。使能和選通產(chǎn)生電路130接收周期請求并產(chǎn)生適當(dāng)?shù)男盘栆枣i存輸入信號并驅(qū)動它到由選通同步的總線上。
第一個信號鎖存器160是一個上升沿觸發(fā)的鎖存器，被連接用于接收核心時鐘信號。該鎖存器在核心時鐘信號的上升沿把輸入信號傳送到前驅(qū)動器節(jié)點(diǎn)161。第二個信號鎖存器162是一個下降沿觸發(fā)鎖存器，被連接用于接收核心時鐘信號。它在核心時鐘信號的下降沿把輸入信號傳送到前驅(qū)動器節(jié)點(diǎn)。
使能和選通產(chǎn)生電路130按照在模式輸入122上接收的信號在使能線路132和134上為鎖存器160和162產(chǎn)生使能信號。在奇數(shù)分?jǐn)?shù)模式(例如，2∶N，N＝3，5，等)下，使能信號使鎖存器被交替使能以使后續(xù)輸入信號跳變在核心時鐘的上升和下降沿被驅(qū)動到前驅(qū)動器節(jié)點(diǎn)161。在偶數(shù)分?jǐn)?shù)模式(例如，1∶1，1∶2，1∶3)下，信號在核心時鐘信號的相同沿被趕上，因此兩個鎖存器中有一個不需要被使用。
在源同步設(shè)備中，由驅(qū)動器傳送到接收器的選通或時鐘信號通常由接收器用于鎖定傳送的信號。像所顯示的那樣，選通信號通過可選組合塊(CB)185并給鎖存器190標(biāo)時。選通通常被定位(也就是它跳變或觸發(fā)鎖存器)在周期的中間點(diǎn)，信號在該周期中被傳送以正確地鎖住接收到的信號。在一些實(shí)施方案中，選通被置于中間或被近似地置于周期的中點(diǎn)。不同的實(shí)施方案中選通位置可以有不同的變化只要它能被用于鎖住與選通一起被傳送的信號。
為了把選通信號置于中間或調(diào)整它的位置，可以使用可選延遲電路150。在所顯示的實(shí)施方案中，核心時鐘信號并在信號線152上產(chǎn)生延遲的時鐘(DCLK)信號。隨后延遲時鐘信號被用于以類似于鎖存器160和162的方式觸發(fā)一個上升沿觸發(fā)的鎖存順164和一個下降沿觸發(fā)的鎖存器166。延遲時鐘可被用于把選通沿放置在核心時鐘不跳變的地方。例如，當(dāng)總線對核心頻率的比值是2/3時將沒有核心時鐘信號的跳變可被用于在總線周期的中點(diǎn)觸發(fā)選通。
或者，當(dāng)核心頻率高于總線頻率時可以在總線周期的另一中間點(diǎn)產(chǎn)生選通。例如，在總線周期開始后可以用一個內(nèi)部核心時鐘跳變來產(chǎn)生選通。這個選通不能被置于中間但仍可被用于鎖住信號，從而避免在一些實(shí)施方案中需要可選延遲電路150?？蛇x組合塊185可被用于確保由非延遲選通捕捉到的信號被正確地捕捉。
使能和選通發(fā)生電路130根據(jù)由模式輸入122指示的模式在信號線136和138上為鎖存器164和166產(chǎn)生正確的使能信號。這樣，鎖存器164和166在奇數(shù)分?jǐn)?shù)模式下交替驅(qū)動選通前驅(qū)動器節(jié)點(diǎn)165。在偶數(shù)分?jǐn)?shù)模式下選通可以被核心時鐘信號的一個沿趕上，因此兩個鎖存器中只需要使用一個。使能和選通發(fā)生電路130在流入兩個鎖存器的信號線140上也產(chǎn)生一個輸入選通信號。
當(dāng)數(shù)據(jù)從驅(qū)動器100被驅(qū)動到接收器180時，輸出使能(OE)信號被確認(rèn)或分別在信號線172和176上保持確認(rèn)來使能信號和選通輸出驅(qū)動器電路170和174。信號和選通可以被同步以使它們被驅(qū)動到帶有基于核心時鐘信號的受控制關(guān)系的接收器中。接收器180中的鎖存器190鎖住基于選通輸入的信號并在結(jié)點(diǎn)192上為接收器中的使用提供信號。這樣，圖1中的實(shí)施方案為驅(qū)動器100和接收器180之間的信號源同步傳輸提供了一個在總線周期的一個中間點(diǎn)被提供的選通，即使總線周期以驅(qū)動器100核心頻率的奇數(shù)分?jǐn)?shù)頻率進(jìn)行操作。
圖2顯示了源同步驅(qū)動器的另一個實(shí)施方案。在圖2的實(shí)施方案中，核心時鐘信號(CLK)和延遲時鐘信號被發(fā)送到一組數(shù)據(jù)和選通鎖存元件中。雖然兩個時鐘信號在所有的鎖存元件中都沒有被一起使用，但統(tǒng)一的發(fā)送和裝載平衡了這些時鐘上的負(fù)載并限制了數(shù)據(jù)信號和相關(guān)選通之間的偏差。
在圖2的實(shí)施方案中，兩個選通信號與一組N個數(shù)據(jù)位(D0-DN-1)一起被驅(qū)動。每個被驅(qū)動的信號有一包括四個鎖存器的鎖存元件。鎖存元件200接收由被核心時鐘信號計(jì)時的使能和選通發(fā)生器電路250產(chǎn)生的內(nèi)部選通信號(INSTB)。鎖存元件200包括四個鎖存器，鎖存器D1 202，鎖存器D2 204，鎖存器S1 206和鎖存器S2 208。鎖存器D1和D2由核心時鐘信號觸發(fā)，鎖存器S1和S2由延遲時鐘信號觸發(fā)。當(dāng)輸出使能信號在信號線203上被確認(rèn)時鎖存元件200的輸出由輸出驅(qū)動器205驅(qū)動到選通輸出207。由選通發(fā)生器電路250產(chǎn)生的使能信號也被經(jīng)由使能信號總線252提供給鎖存元件200。例如，使能選通1(ENS1)和使能選通2(ENS2)信號被提供給鎖存器S1 206和S2 208。
圖2中較詳細(xì)地顯示了用于數(shù)據(jù)位0(DATA 0)的鎖存元件210的一個實(shí)施方案。在信號線211上提供的數(shù)據(jù)位0被連接到內(nèi)部鎖存器212，214，216和218的數(shù)據(jù)輸入上。適當(dāng)?shù)氖鼓苄盘?根據(jù)操作模式)也被連接到這四個鎖存器上。鎖存器D1 214和D2 216被連接用于接收核心時鐘信號，鎖存器S1 216和S2 218被用于接收延遲時鐘信號。當(dāng)輸出使能信號在信號線203上被確認(rèn)時鎖存元件210中四個鎖存器的輸出由輸出驅(qū)動器215驅(qū)動到D0輸出217。使能信號被產(chǎn)生用于確保在一個時間只有一個鎖存器被使能以驅(qū)動共享輸出模式。
類似地，用于數(shù)據(jù)位1(DATA 1)的鎖存元件220被連接用于接收核心時鐘信號(鎖存器D1和D2)和延遲時鐘信號(鎖存器S1和S2)。由使能和選通發(fā)生器電路250提供適當(dāng)?shù)氖鼓苄盘枴５谝粋€數(shù)據(jù)位在信號線221上被提供給鎖存元件220中的所有鎖存器，當(dāng)輸出使能信號在信號線223上被確認(rèn)時輸出驅(qū)動225驅(qū)動四個鎖存器的輸出到D1輸出227。
用于第N個數(shù)據(jù)位(數(shù)據(jù)N-1)的鎖存元件230被連接用于接收核心時鐘信號(鎖存器D1和D2)和延遲時鐘信號(鎖存器S1和S2)。由使能和選通發(fā)生器電路250提供適當(dāng)?shù)氖鼓苄盘枴５贜個數(shù)據(jù)位在信號線231上被提供給鎖存元件230中的所有四個鎖存器，一個輸出驅(qū)動器(未顯示)驅(qū)動四個鎖存器的輸出到一個與關(guān)于其它信號所討論的類似的輸出結(jié)點(diǎn)。
用于補(bǔ)償選通信號(STROBE#)的鎖存元件被連接用于接收核心時鐘信號(鎖存器D1和D2)和延遲時鐘信號(鎖存器S1和S2)。再次地，當(dāng)輸入補(bǔ)償選通信號在信號線241上時由使能和選通發(fā)生器電路250提供適當(dāng)?shù)氖鼓苄盘枴］斎胙a(bǔ)償選通信號在信號線241上被提供給鎖存元件240中的所有四個鎖存器，一個輸出驅(qū)動(未顯示)驅(qū)動四個鎖存器的輸出到一個與關(guān)于其它信號所討論的類似的輸出結(jié)點(diǎn)。
補(bǔ)償延遲電路260被用于從信號線262上的核心時鐘信號產(chǎn)生延遲時鐘信號。本實(shí)施方案中延遲電路260在信號線265上收到一個補(bǔ)償因子。延遲電路260按照補(bǔ)償因子進(jìn)行調(diào)節(jié)以得到核心時鐘信號CLK和延遲時鐘信號DCLK之間相對穩(wěn)定的定時關(guān)系而不管不定的設(shè)備性能。補(bǔ)償因子可以由能夠檢測到通?？梢愿淖冊O(shè)備性能特征的過程，溫度和/或電壓狀況等的電路產(chǎn)生。這樣的補(bǔ)償和延遲電路在工藝中廣為人知而且任何適當(dāng)?shù)幕蚱渌捎秒娐肪梢允褂?。在一些?shí)施方案中，既然使用了延遲電路，就不需要相鎖定循環(huán)或其它大的時鐘發(fā)生器電路為源同步接口產(chǎn)生特殊的時鐘信號。
圖3顯示了用于以核心對總線頻率比為2/3的圖2中驅(qū)動器的一個實(shí)施方案的操作波形。因此，在這個實(shí)施方案中，延遲電路260把核心時鐘信號延遲1/4周期以在信號線264上產(chǎn)生延遲時鐘信號(DCLK)。核心數(shù)據(jù)由核心在核心時鐘信號(CLK)的上升沿提供。用握手機(jī)制來防止核心重寫已分派的數(shù)據(jù)直到數(shù)據(jù)以較低的總線頻率被成功傳送為止。這樣，核心數(shù)據(jù)(A，B，C，D)在鎖存器輸入上被交替保持一或兩個核心時鐘周期。
核心數(shù)據(jù)A由核心在核心時鐘信號的上升沿驅(qū)動，以此為例，只討論鎖存元件210；然而，應(yīng)該理解這個實(shí)施方案中用于數(shù)據(jù)信號的其它鎖存元件也以類似的方式操作。鎖存器D2 214由使能選通發(fā)生器電路250在核心時鐘信號的下一個下降沿使能以在下一個總線周期的開始驅(qū)動數(shù)據(jù)A到總線。然后數(shù)據(jù)B被核心提供給鎖存元件210。在第二個隨后的上升沿，使能選通發(fā)生器電路250使能鎖存器D1以在下一個總線周期的開始驅(qū)動數(shù)據(jù)B到總線。
類似地，數(shù)據(jù)C在下一個總線周期被通過鎖存器D2驅(qū)動出去，數(shù)據(jù)D在數(shù)據(jù)C被驅(qū)動之后在總線周期的開始被通過鎖存器D1驅(qū)動出去。這樣，使能信號以及上升沿和下降沿觸發(fā)的鎖存器允許數(shù)據(jù)像“復(fù)合顏色”信號，由相同時鐘的上升沿和下降沿觸發(fā)的信號，那樣被驅(qū)動到總線。
選通信號(STROBE和STROBE#)被類似地產(chǎn)生。圖3也顯示了用于聯(lián)合圖2中的鎖存元件200以產(chǎn)生圖3中所示選通(STROBE)信號的選通使能信號(ENS1和ENS2)的范本。像圖3中可看到的，用于數(shù)據(jù)和選通的輸入選通和使能信號可以方便地由核心時鐘信號觸發(fā)的組合邏輯來產(chǎn)生，因?yàn)檫@些信號在一些實(shí)施方案中只在核心時鐘的邊緣跳變。
ENS1信號用于鎖存元件200中的鎖存器206而ENS2信號用于鎖存器208。信號線201上的INSTB用于鎖存元件200中的所有四個鎖存器。結(jié)果是鎖存器S1和S2交替驅(qū)動鎖存元件200的輸出，產(chǎn)生圖3中所示的復(fù)色選通信號。
圖4顯示了一個能夠在總線對核心比值是奇數(shù)分?jǐn)?shù)數(shù)的頻率上以源同步方式傳送數(shù)據(jù)，地址和命令信號的實(shí)施方案。在這個實(shí)施方案中，處理器400被連接用于以源同步方式傳遞選通信號，數(shù)據(jù)信號，高速緩沖存儲器時鐘信號，地址選通信號，地址和命令信號到高速緩沖存儲器480。這個裝置提供從處理器400到高速緩沖存儲器480的完全源同步接口。
處理器400包括選通鎖存元件402及數(shù)據(jù)鎖存元件404和406。還包括補(bǔ)償選通鎖存器408。與圖3中的實(shí)施方案類似，這些鎖存器都可被連接用于接收信號線472上的處理器時鐘信號(PCLK)和信號線474上的延遲時鐘信號(DCLK)以在這些時鐘信號上提供平衡負(fù)載，從而保存數(shù)據(jù)和選通信號之間的定時關(guān)系。
處理器400包括一個選通和使能產(chǎn)生電路450來提供正確的選通信號和和正確的定時以使能鎖存元件中的單個鎖存器(也就是D1，D2，S1，S2)。處理器400驅(qū)動信號線442上的選通信號和信號線444上的補(bǔ)償選通信號以及數(shù)據(jù)總線440上被驅(qū)動的數(shù)據(jù)。高速緩沖存儲器480中的鎖存器490被連接用于用一個或兩個選通信號鎖住從數(shù)據(jù)總線440來的數(shù)據(jù)。隨后這個數(shù)據(jù)被控制電路484存儲在高速緩沖存儲器陣列494中。值得注意的是，一般要提供一個返回路徑以使高速緩沖存儲器480能給處理器400提供對陣列494中數(shù)據(jù)的訪問。
處理器400也為高速緩沖存儲器480產(chǎn)生一組地址和命令信號。第一個鎖存元件410在信號線418上給高速緩沖存儲器480提供一個地址選通信號(CADS)。鎖存元件410包括兩個單獨(dú)的鎖存器，鎖存器C1 412和鎖存器C2 414。在這個實(shí)施方案中，命令和地址信號不是被像DCLK這樣的延遲時鐘趕上，而是都被核心處理器時鐘PCLK趕上。處理器上的時鐘發(fā)生電路470也在信號線476上提供一個總線頻率時鐘CCLK給高速緩沖存儲器480。
其它地址和命令信號可以用像鎖存元件420，它的內(nèi)部也包括兩個單獨(dú)的鎖存器，這樣的鎖存元件傳送給高速緩沖存儲器480。像所顯示的那樣，N個地址和/或命令信號被以這種方式通過總線430傳送。高速緩沖存儲器480可以用組合控制塊484組合地址選通信號CADS和總線頻率時鐘以為鎖存地址和命令信號的鎖存器482產(chǎn)生時鐘。
在一個核心對總線頻率比值為2/3的實(shí)施方案中有兩個可選的性能級別。像負(fù)載這樣由高速緩沖存儲器480決定的因子可以影響哪個性能級別被選中。一種模式下，地址選通信號可以被生成為持續(xù)四個處理器時鐘相。在較高的性能模式下，地址選通可以通過使用可選延遲748，它在信號線479上產(chǎn)生延遲處理器時鐘，從處理器時鐘PCLK的邊緣偏移，允許地址選通是三個處理器時鐘PCLK相的信號。這種情況下，可以得到更少的設(shè)置和保持時間。
當(dāng)核心對總線頻率的比值是1比1時，也有兩個性能選項(xiàng)。第一，允許一個核心時鐘周期作為地址總線設(shè)置時間。對于使用少量代理(也就是高速緩沖存儲器芯片)負(fù)載總線的實(shí)施方案來說這是最高的性能選項(xiàng)。第二個選項(xiàng)是允許兩個核心時鐘周期用作地址總線設(shè)置時間。第二個選項(xiàng)在總線負(fù)載更重的實(shí)施方案中是有利的。
高速緩沖存儲器480中的控制電路488從處理器400接收命令和地址信號?？刂齐娐?88在陣列494上執(zhí)行所請求的操作，返回?cái)?shù)據(jù)，存儲數(shù)據(jù)，或者使數(shù)據(jù)無效，或相反地改變陣列494中的位。這樣，圖4中的實(shí)施方案在高速緩沖存儲器和可能被用在其它部件和環(huán)境中的處理器之間提供了一個完整功能的源同步接口。
圖5顯示了可以被用作在圖2或圖4的實(shí)施方案中用于一個數(shù)據(jù)位或選通信號的鎖存元件的一個實(shí)施方案。另外，圖5的鎖存元件包含一個鎖回(latchback)特征允許總線信號線532被連續(xù)驅(qū)動。這在利用終止和驅(qū)動技術(shù)，假定總線的連續(xù)驅(qū)動，的總線結(jié)構(gòu)中有利于得到正確的信號級別。
數(shù)據(jù)信號被提供給第一個直通元件508和第二個直通元件510。當(dāng)使能數(shù)據(jù)鎖存1(END1)信號被確認(rèn)且時鐘信號(CLK)在邏輯一級上時與門502確認(rèn)它的輸出，而直通元件508由此被使能。類似地，當(dāng)反時鐘信號(CLK#)在邏輯一級上且使能數(shù)據(jù)鎖存2(END2)被確認(rèn)時與門504確認(rèn)它的輸出，而直通元件510由此被使能。這樣，前驅(qū)動器節(jié)點(diǎn)520可以在時鐘信號CLK的上升沿被驅(qū)動通過第一個直通元件508而在時鐘信號CLK的下降沿(也就是反時鐘信號CLK#的上升沿)被驅(qū)動通過第二個直通元件510。
當(dāng)輸出使能(OE)信號被確認(rèn)時輸出驅(qū)動器530在前驅(qū)動器節(jié)點(diǎn)520上驅(qū)動信號。鎖回使能信號可被確認(rèn)來維持從總線信號線532來的數(shù)據(jù)，它被通過輸入電路540讀出且通過直通元件542。
圖5中所示鎖存組件可選的第二部分是由延遲電路(DCLK)計(jì)時的電路550。電路550可被用在用于數(shù)據(jù)和選通電路的某些實(shí)施方案中，但在用于地址和命令信號的一些實(shí)施方案卻不需要它。在一些實(shí)施方案中，電路550與上面兩個單獨(dú)的鎖存元件一致來幫助確保選通和數(shù)據(jù)信號之間的定時被精確地匹配。
關(guān)于電路550，數(shù)據(jù)信號被提供給第一個直通元件554和第二個直通元件558。當(dāng)使能選通鎖存1(ENS1)信號被確認(rèn)且延遲時鐘信號(CLK)在邏輯一級上時與門552確認(rèn)它的輸出，而直通元件554由此被使能。類似地，當(dāng)反延遲時鐘信號(DCLK#)在邏輯一級上且使能數(shù)據(jù)鎖存(ENS2)被確認(rèn)時與門556確認(rèn)它的輸出，而直通元件558由此被使能。這樣，前驅(qū)動器節(jié)點(diǎn)520可以在時鐘信號CLK的上升沿被驅(qū)動通過第一個直通元件554而在延遲時鐘信號CLK的下降沿(也就是反延遲時鐘信號DCLK#的上升沿)被驅(qū)動通過第二個直通元件558。
圖6顯示了用于與本發(fā)明中的源同步技術(shù)一起使用的鎖存元件的另一個實(shí)施方案。這個實(shí)施方案包括用未使用的鎖存器來允許時鐘信號平衡并包括細(xì)致匹配的時鐘到輸出路徑以使從時鐘信號到輸出可以產(chǎn)生相同數(shù)量的門延遲而不管哪個時鐘沿引起了輸出信號跳變。這在高速源同步接口中是非常有利的，因?yàn)檫x通關(guān)于數(shù)據(jù)(命令或地址信號)的定位可以被精確控制。這樣精確控制的定時可以允許更高速度的操作。
在圖6的實(shí)施方案中，單獨(dú)的D1鎖存器600和它的補(bǔ)償D2鎖存器650被連接起來。在一些實(shí)施方案中，可選的S1鎖存器680和S2鎖存器，它們可能與鎖存器600和650一樣，被用于平衡時鐘負(fù)載。
鎖存器650包括被連接用于接收CLK#(反時鐘)鎖存使能信號的反相器652。CLK#(反時鐘)鎖存使能信號被連接到直通門(pass gate)654的第一個(高有效)使能輸入上。從反相器652轉(zhuǎn)換過的CLK#(反時鐘)鎖存使能信號被連接到直通門654的第二個(低有效)使能輸入上。直通門654在被使能時傳送CLK(時鐘)信號。直通門654的輸出被連接到直通門658的低有效使能輸入和三相反相器660，它與反相器662連接在一個交叉連接反相器對設(shè)備中，的高有效使能上。反相器662的輸入和660的輸出被連接到直通門658的輸出上。
直通門658的輸入被連接用于接收輸入位(也就是一個數(shù)據(jù)位)到CLK#(反時鐘)鎖存器。反相器664反轉(zhuǎn)直通門658的輸出。直通門658的高有效使能輸入被連接來接收由或非門656產(chǎn)生的信號。或非門656的輸出被連接到三相反相器660的低有效使能輸入上。這樣，當(dāng)直通門658被關(guān)閉時只有三相反相器被使能。
或非門656的第一個輸入被連接用于接收反相器652的輸出，第二個輸入被連接用于接收CLK時鐘信號。或非門656被設(shè)計(jì)為帶有兩組被連接在電源電壓和輸出結(jié)點(diǎn)之間的P溝道晶體管和驅(qū)動輸出結(jié)點(diǎn)的兩個平行N溝道晶體管的傳統(tǒng)或非門。為了補(bǔ)償從或非門656來的延遲，CLK時鐘信號可以被連接到N溝道晶體管和直接附在或非門輸出上的P溝道晶體管上以使從CLK時鐘信號到或非門只有一個門延遲。這一個門(晶體管)延遲匹配了當(dāng)CLK時鐘信號通過直通門604時產(chǎn)生的一個晶體管延遲。
直通門670的高有效輸入被連接用于接收CLK時鐘驅(qū)動使能信號。直通門670的低有效輸入被連接用于接收由反相器666轉(zhuǎn)換過的CLK時鐘驅(qū)動使能信號的反相。當(dāng)被使能時直通門670傳送CLK時鐘信號。當(dāng)直通門670被禁止時，由于門被連接到反相器666的輸出上N溝道晶體管674驅(qū)動直通門670的輸出到地。
直通門670的輸出被提供給直通門676的高有效使能輸入上，直通門676接收直通門658和反相器664的輸入信號。直通門676的低有效使能輸入由與非門672產(chǎn)生，672的第一個輸入被連接用于接收反相器666的輸出，第二個輸入被連接用于接收CLK時鐘信號。直通門676的輸出被連接到前驅(qū)動器節(jié)點(diǎn)629上。
與非門672也可以被設(shè)計(jì)為傳統(tǒng)的與非門(兩個平行P溝道晶體管被連接在電源電壓與輸出結(jié)點(diǎn)之間，兩組N溝道晶體管被連接在接地電壓和輸出結(jié)點(diǎn)之間)；然而，與非門672可被連接用于確保等量的時鐘到輸出延遲發(fā)生。這樣，CLK時鐘信號可被連接到P溝道晶體管和直接連接到與非門輸出上的N溝道晶體管上。相應(yīng)地，直通門676的高有效和低有效使能輸入均接收通過了從CLK時鐘信號來的等量門延遲的使能信號。
鎖存器600包括被連接用于接收CLK時鐘鎖存使能信號的反相器602。CLK時鐘鎖存使能信號被連接到直通門604的第一個(高有效)使能輸入上。從反相器602來的反轉(zhuǎn)的CLK時鐘鎖存使能信號被連接到直通門604的第二個(低有效)使能輸入上。當(dāng)被使能時直通門傳送CLK時鐘信號。直通門604的輸出被連接到直通門608的高有效使能輸入上和三相反相器610，它與反相器612連接在一個交叉連接的反相器對設(shè)備中，的低有效使能上。反相器612的輸入和三相反相器610的輸出被連接到直通門608的輸出上。像上面關(guān)于與非門672所討論的，CLK時鐘信號可以被連接到兩個輸入中的選中的一個上以使時鐘到輸出延遲是一個晶體管的延遲。
直通門608的輸入被連接用于接收輸入位(也就是一個數(shù)據(jù)位)到CLK信號鎖存器。在所示實(shí)施方案中，相同的數(shù)據(jù)位被輸入到鎖存器D2650和D1 600中。直通門608的高有效使能輸入被連接得到來接收由與非門606產(chǎn)生的信號。與非門606的第一個輸入被連接用于接收CLK時鐘鎖存使能信號，第二個輸入被連接用于接收CLK時鐘信號。像上面關(guān)于或非門656所論述的，CLK時鐘信號可以被連接到兩個輸入中選中的一個上以使時鐘到輸出延遲是一個晶體管的延遲，匹配直通門620的延遲。與非門606的輸出被連接到三相反相器610的高有效使能輸入上。這樣，只有直通門608被關(guān)閉時三相反相器610才被使能。反相器614反轉(zhuǎn)直通門608的輸出。
直通門620的高有效輸入被連接用于接收CLK#(反時鐘)驅(qū)動使能信號。直通門620的低有效輸入被連接用于接收由反相器616產(chǎn)生的CLK#(反時鐘)驅(qū)動使能信號的反相。當(dāng)被使能時直通門620傳送CLK時鐘信號。當(dāng)直通門620被禁止時，P溝道晶體管624驅(qū)動直通門620的輸出到邏輯一(高)級，因?yàn)樗拈T被連接到CLK#驅(qū)動使能信號上。
直通門620的輸出被提供給直通門626的高有效使能輸入，直通門626接收通過了直通門608和反相器614的輸入信號。直通門626的低有效使能輸入由或非門622產(chǎn)生，622的第一個輸入被連接用于接收反相器616的輸出，第二個輸入接收CLK時鐘信號。直通門626的輸出被連接到前驅(qū)動器節(jié)點(diǎn)629上。輸出驅(qū)動器640用從前驅(qū)動器節(jié)點(diǎn)629來并且被反相器630反轉(zhuǎn)過的值驅(qū)動信號線642。
這個實(shí)施方案中的鎖回線路包括被連接用于從信號線642接收值并把該值驅(qū)動到直通門692的數(shù)據(jù)輸出的輸入電路684。鎖回時鐘由反相器690反轉(zhuǎn)并被提供給直通門692的高有效輸入，鎖回時鐘本身也被提供給直通門692的低有效輸入。直通門692的輸入由反相器694反轉(zhuǎn)，由持續(xù)反相器695維持并被驅(qū)動給直通門698的輸入終端。直通門698的高有效使能輸入被連接用于接收鎖回時鐘，低有效使能輸入被連接用于接收由反相器696產(chǎn)生的鎖回時鐘的反相。相應(yīng)地，鎖回線路在前驅(qū)動器節(jié)點(diǎn)629上提供一個值，前驅(qū)動器節(jié)點(diǎn)629允許輸出驅(qū)動器640保持在總線上驅(qū)動的最后一個值。既然結(jié)點(diǎn)629由多個驅(qū)動器驅(qū)動，它有利于確保CLK時鐘驅(qū)動使能，CLK#驅(qū)動使能和鎖回時鐘信號不相互重疊從而引起沖突。
這樣，就發(fā)明了用于以包括核心頻率的奇數(shù)分?jǐn)?shù)在內(nèi)的頻率進(jìn)行源同步傳輸?shù)姆椒ê驮O(shè)備。雖然描述并在附圖中顯示了特定的示范實(shí)施方案，應(yīng)該理解這樣的實(shí)施方案僅僅是說明性的而不應(yīng)該限制更廣泛的發(fā)明，本發(fā)明也不應(yīng)被局限于所描述并顯示的結(jié)構(gòu)的設(shè)備上，因?yàn)槟切┍绢I(lǐng)域的專家在研究本發(fā)明后將會有很多其它本發(fā)明的變體產(chǎn)生。
權(quán)利要求
1.一種設(shè)備，包括第一信號驅(qū)動器電路，連接第一信號驅(qū)動器電路用于為第一頻率上的第一信號產(chǎn)生一個周期，第一頻率來自核心信號，核心信號來自核心，核心在核心時鐘頻率上操作，核心時鐘頻率是上述第一個頻率的奇數(shù)分?jǐn)?shù)乘數(shù)；和選通信號驅(qū)動器電路，連接選通信號驅(qū)動器電路用于在周期的中間點(diǎn)產(chǎn)生一個選通信號以允許鎖存由選通信號觸發(fā)的第一個信號。
2.權(quán)利要求1的設(shè)備，其中在第一種模式下核心時鐘頻率是第一個頻率的奇數(shù)分?jǐn)?shù)乘數(shù)，在第二種模式下其中的核心時鐘頻率與第一個頻率相同。
3.權(quán)利要求2的設(shè)備，其中在第三種模式下核心時鐘頻率是第一個頻率的兩倍。
4.權(quán)利要求1的設(shè)備，其中奇數(shù)分?jǐn)?shù)乘數(shù)是二分之三。
5.權(quán)利要求4的設(shè)備，其中第一個信號是數(shù)據(jù)信號且中間點(diǎn)是周期的近似中間點(diǎn)。
6.權(quán)利要求5的設(shè)備，其中第一信號驅(qū)動器電路包括被連接用于接收輸入數(shù)據(jù)信號和操作在核心時鐘頻率上的核心時鐘信號并在核心時鐘信號的上升沿后在上升沿觸發(fā)的鎖存器的輸出上提供上述輸入數(shù)據(jù)信號的上升沿觸發(fā)鎖存器；被連接用于接收上述輸入數(shù)據(jù)信號并在核心時鐘信號的下降沿后在下降沿觸發(fā)的鎖存器的輸出上提供上述輸入數(shù)據(jù)信號的下降沿觸發(fā)鎖存器；被連接用于產(chǎn)生使能信號以交替使能上升沿觸發(fā)鎖存器和下降沿觸發(fā)鎖存器以驅(qū)動前驅(qū)動器節(jié)點(diǎn)的使能產(chǎn)生電路；和數(shù)據(jù)信號輸出驅(qū)動器，包括被連接到前驅(qū)動器節(jié)點(diǎn)的數(shù)據(jù)信號輸出驅(qū)動器輸入和在其上產(chǎn)生用于數(shù)據(jù)周期的數(shù)據(jù)信號的數(shù)據(jù)信號輸出驅(qū)動器輸出。
7.權(quán)利要求6的設(shè)備，其中選通信號驅(qū)動器電路包括第二上升沿觸發(fā)鎖存器，被連接用于接收輸入選通信號和在核心時鐘頻率上操作的延遲核心時鐘信號并在延遲核心時鐘信號的上升沿后在第二上升沿觸發(fā)鎖存器輸出上提供上述輸入選通信號；第二下降沿觸發(fā)鎖存器，被連接用于接收上述輸入選通信號并在延遲核心時鐘的下降沿后在第二下降沿觸發(fā)鎖存器的輸出上提供上述輸入選通信號；第二使能產(chǎn)生電路，被連接用于提供使能信號以交替使能第二上升沿觸發(fā)鎖存器和第二下降沿觸發(fā)鎖存器以驅(qū)動選通前驅(qū)動器節(jié)點(diǎn)；和選通信號輸出驅(qū)動器，被連接用于在選通前驅(qū)動器節(jié)點(diǎn)上驅(qū)動選通輸入以產(chǎn)生選通信號。
8.權(quán)利要求7中的設(shè)備，其中奇數(shù)分?jǐn)?shù)乘數(shù)是三分之二并進(jìn)一步包括補(bǔ)償延遲鏈以把核心時鐘信號延遲四分之一同期以處產(chǎn)生延遲核心時鐘信號。
9.權(quán)利要求1中的設(shè)備進(jìn)一步包括鎖回設(shè)備，被有選擇地使能以使用第一信號驅(qū)動器電路的至少一個輸出步驅(qū)動從信號線來的數(shù)據(jù)回到信號線。
10.權(quán)利要求1中的設(shè)備進(jìn)一步包括延遲電路，被連接用于延遲第一時鐘信號以產(chǎn)生延遲第一時鐘信號，第一信號驅(qū)動器電路被觸發(fā)以在第一時鐘信號的邊沿驅(qū)動第一信號，選通信號驅(qū)動器電路被觸發(fā)以在延遲第一時鐘信號的邊沿驅(qū)動選通信號，第一時鐘信號和延遲第一時鐘信號均操作在核心時鐘頻率上。
11.權(quán)利要求10的設(shè)備，其中延遲電路是一個補(bǔ)償延遲電路，它根據(jù)接收到的步驟，電壓和補(bǔ)償因子信號能進(jìn)行調(diào)整。
12.權(quán)利要求1的設(shè)備，其中每一個第一信號驅(qū)動器電路和選通信號驅(qū)動器電路包括第一鎖存器，觸發(fā)以上述核心時鐘頻率操作的第一時鐘的第一沿；第二鎖存器，觸發(fā)第一時鐘的第二沿；第三鎖存器，觸發(fā)以核心時鐘頻率操作并被從第一時鐘延遲四分之一周期的第二時鐘的第一沿；和第四鎖存器，觸發(fā)第二時鐘的第二沿。
13.權(quán)利要求12的設(shè)備，其中，第一鎖存器，第二鎖存器，第三鎖存器和第四鎖存器有相匹配的時鐘到輸出延遲。
14.權(quán)利要求12中的設(shè)備，進(jìn)一步包括多個數(shù)據(jù)信號驅(qū)動器電路，每個有四個鎖存器并被連接用于接收第一時鐘和第二時鐘；和第二選通信號驅(qū)動器電路，有四個鎖存器并被連接用于接收第一時鐘和第二時鐘。
15.權(quán)利要求14的設(shè)備，其中所有的數(shù)據(jù)信號驅(qū)動器電路觸發(fā)第一時鐘并有兩個沒有被使用但已連接的鎖存器，而且其中所有的數(shù)據(jù)選通信號驅(qū)動器電路觸發(fā)第二時鐘并有兩個未使用但已連接的鎖存器。
16.一種設(shè)備，包括處理器，其第一部分操作在第一頻率上，有一源同步接口，源同步接口產(chǎn)生很多信號和時鐘，時鐘在上述大量信號周期的中間點(diǎn)跳變，上述時鐘和上述大量信號在第二頻率，上述第一頻率的奇數(shù)分?jǐn)?shù)，上跳變；和被連接到上述處理器的存儲器電路，存儲器電路有操作在第二頻率上的存儲器接口電路和用由上述處理器產(chǎn)生的時鐘鎖存上述大量信號的鎖存器。
17.權(quán)利要求16的設(shè)備，其中上述源同步接口包括多個信號驅(qū)動器電路，每個信號驅(qū)動器電路由第一內(nèi)部時鐘觸發(fā)并且被連接用于第二內(nèi)部時鐘，假定在第一內(nèi)部時鐘和第二內(nèi)部時鐘上的負(fù)載平衡。至少一個由第二內(nèi)部時鐘觸發(fā)的時鐘驅(qū)動器電路，并被連接用于接收第一內(nèi)部時鐘，假定在第一內(nèi)部時鐘和第二內(nèi)部時鐘上的負(fù)載平衡。
18.一種方法，包括在第一頻率上為數(shù)據(jù)信號傳送一個數(shù)據(jù)周期，第一頻率是核心的核心頻率的奇數(shù)分?jǐn)?shù)，數(shù)據(jù)從核心產(chǎn)生；和傳送已同步的選通信號以在數(shù)據(jù)周期的一個中間點(diǎn)變換。
19.權(quán)利要求18的方法中奇數(shù)分?jǐn)?shù)是三分之二，傳送選通信號包括傳送在數(shù)據(jù)周期的近似中間點(diǎn)跳變的選通信號。
全文摘要
本發(fā)明的設(shè)備包括信號驅(qū)動器電路和選通驅(qū)動器電路。信號驅(qū)動器電路被連接用于為從由核心產(chǎn)生的核心信號來的第一頻率上的第一信號產(chǎn)生一個周期,核心在核心時鐘頻率上操作,核心時鐘頻率是第一個頻率的奇數(shù)分?jǐn)?shù)乘數(shù)。選通驅(qū)動器電路被連接用于在周期的中間點(diǎn)產(chǎn)生一個選通信號以允許鎖存由選通信號觸發(fā)的第一個信號。
文檔編號G06F13/42GK1349629SQ00806836
公開日2002年5月15日 申請日期2000年4月18日 優(yōu)先權(quán)日1999年4月27日
發(fā)明者P·M·羅德里格茲, K·R·杜格拉斯, A·伊爾克巴哈, H·穆爾約諾 申請人:英特爾公司