專利名稱：修改集成電路的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種修改集成電路的方法，特別是通過一系列的等比例縮放操作。
本發(fā)明特別地但不是排它地涉及一種方法，通過該方法可以修改集成電路或支路的物理設(shè)計(physical design)或布局(layout)以適合不同套的設(shè)計和制作規(guī)則。該方法包括分析現(xiàn)有集成電路的數(shù)據(jù)以確定比例因子，然后根據(jù)過程遷移(process migration)技術(shù)以規(guī)定的順序通過等比例縮放數(shù)據(jù)，等比例縮放各個層，調(diào)整形狀邊緣和交換幾何結(jié)構(gòu)和單元而改變原始的形狀。
過程遷移是一種修改集成電路設(shè)計使得它們可通過新制作方法制作出并具有不同幾何尺寸和關(guān)系的技術(shù)。集成電路的物理尺寸被使用的制作方法限制。限制因素為可生產(chǎn)出的最小元件的尺寸，目前該尺寸近似為0.13微米。
由于設(shè)計出新型方法，元件尺寸可制作得更小。然而，在使用新型制作方法能夠以較小的比例構(gòu)造現(xiàn)有電路之前，電路布局必須重新設(shè)計。電路的總體規(guī)劃可近似相同，但是電路的不同部件和元件可能需要以不同的因子等比例縮放。存在控制這些臨界尺寸的規(guī)則。一些規(guī)則依賴制作上的約束，例如連接的最小可行尺寸，而其他的則取決于諸如電容和電阻的電子因素。
在重新設(shè)計時，計算機(jī)可檢查電路符合這些設(shè)計規(guī)則。
轉(zhuǎn)換到一種新的制作方法可能有各種理由，包括1)速度由于較小的電荷轉(zhuǎn)移需要和較小的信號距離，較小的元件具有較快的開關(guān)轉(zhuǎn)換。
2)尺寸隨著每個硅晶片可制作更多的芯片，單位成本降低了。
3)商業(yè)生產(chǎn)在一條生產(chǎn)線上可制作更多的產(chǎn)品，允許舊的，經(jīng)濟(jì)效益低下的生產(chǎn)線關(guān)閉。
主要的問題是如何修改電路的物理設(shè)計。這是非常困難和復(fù)雜的。
重新設(shè)計芯片的另一原因為現(xiàn)在的許多電路是由使用不同生產(chǎn)商提供的部件或元件，稱為“芯片上的系統(tǒng)”元件而設(shè)計的。然而，這些元件可由不同的生產(chǎn)商生產(chǎn)并且形成不同的設(shè)計規(guī)則，需要重新設(shè)計使得它們都可以遵守相同套的設(shè)計規(guī)則。
因此重新設(shè)計的原因可包括1)符合特定設(shè)計規(guī)則；2)使用最新的制作方法；以及3)通過某個因子減小元件的尺寸。
過程遷移的現(xiàn)有方法如下符號遷移(symbolic migration)。在這種方法中，根據(jù)需要的技術(shù)規(guī)范，重新形成每個元件，諸如每個晶體管。這種方法并不是非常成功，特別是對于復(fù)雜的電路。
壓縮。例如，從US 5640497中可知，其提供了一種重新設(shè)計布局的方法。在該方法中，首先在x方向上其次在y方向上，擠壓所有的尺寸到設(shè)計規(guī)則允許的最小尺寸，使得電路變得更小。這種技術(shù)部分地成功，但是它“變平”了電路即它損害了構(gòu)件塊的層次性。這需要巨大的計算能力去完成，并且由于層次不再一致，使隨后的修改非常困難。
等比例縮放。等比例縮放意味著以一個恒定因子減小每個元件的尺寸。盡管減小了元件尺寸，但是由此產(chǎn)生的電路通常是不能工作的，這是由于可能破壞了成千上萬的設(shè)計規(guī)則。因此，盡管有時把它看作理想的解決方案，但是以前已經(jīng)不能實現(xiàn)。
本發(fā)明的目的之一在于提供一種等比例縮放集成電路的方法，其減輕了至少一些先前所述的問題。
根據(jù)本發(fā)明，提供一種修改集成電路的方法，該方法包括選擇等比例縮放因子的步驟，根據(jù)等比例縮放因子等比例縮放電路的步驟，和為功能性和設(shè)計規(guī)則符合而調(diào)整電路的步驟。
該方法在不失去功能性或損害電路層次性的情況下使等比例縮放電路變得可能。
較為有利的是，等比例縮放因子是通過計算多個預(yù)定的等比例縮放比率和選擇等于或大于最大預(yù)定等比例縮放比率的等比例縮放因子而選擇出的。這就保證了在不違反基本設(shè)計規(guī)則的前提下電路被等比例縮放到最大程度。較為有利的是，預(yù)定等比例縮放因子包括互聯(lián)等比例縮放比率，通孔尺寸比率和電子元件幾何比率。
較為有利的是，等比例縮放因子是通過從最大預(yù)定等比例縮放比率中向上舍入(rounding up)到下一個整格點而選擇出的。這就保證了電路的元件被正確地安置在設(shè)計網(wǎng)格上。
較為有利的是，根據(jù)等比例縮放因子電路等比例縮放電路的步驟包括通過等比例縮放因子乘以電路幾何的坐標(biāo)。
較為有利的是，調(diào)整電路功能性和使符合設(shè)計規(guī)則的步驟包括層次性層等比例縮放過程。層次性層等比例縮放過程可包括根據(jù)預(yù)定層等比例縮放因子等比例縮放層中的元件的步驟。這可以通過絕對等比例縮放(增加和減小每個元件尺寸以一個固定量)，或者通過相對等比例縮放(乘以一個原始尺寸的固定百分比來增加或減小每個元件尺寸)實現(xiàn)。層次性層等比例縮放過程可包括等比例縮放元件以便維持這些元件的連通性的步驟。層次性層等比例縮放過程可包括識別滿足預(yù)定寬度標(biāo)準(zhǔn)的元件，并只等比例縮放不滿足那些標(biāo)準(zhǔn)的元件的步驟。這樣，電源連接器可從等比例縮放過程中排除出去，以避免過熱問題。
較為有利的是，調(diào)整電路用于功能性和符合設(shè)計規(guī)則的步驟包括晶體管邊緣調(diào)整過程。晶體管邊緣調(diào)整過程可包括調(diào)整多晶硅層寬度和/或擴(kuò)散層長度的步驟。這就恢復(fù)了組成晶體管的元件的正確尺度，以保證功能性。
較為有利的是，該方法包括更新接觸和通孔的步驟。更新接觸和通孔的步驟可包括除去現(xiàn)有的接觸和通孔并用新型接觸和通孔取代它們，以減小電流密度。
較為有利的是，該方法包括增加和/或刪除層的步驟，以適應(yīng)工藝中的變化。
較為有利的是，該方法包括使用布局驗證過程檢查電路的步驟，以保證符合設(shè)計規(guī)則。
較為有利的是，該方法包括分析和修改電路數(shù)據(jù)的初步步驟，以減少完成遷移過程所需的時間。
較為有利的是，該方法包括將包含設(shè)計參數(shù)的節(jié)點增加到電路中的器件上的步驟，因此允許容易地訪問關(guān)于這些器件的信息。
本發(fā)明的另一目的在于提供一種不同的過程遷移技術(shù)，其可被描述為“復(fù)雜等比例縮放”，并且能夠應(yīng)用到任何現(xiàn)有集成電路的布局的計算機(jī)模型上。通過使用該技術(shù)，芯片的布局可修改成被以任何新方法和滿足新設(shè)計規(guī)則的任何比例制作出。
該方法可應(yīng)用于平芯片布局和那些包含設(shè)計層次的布局，層次可被定義為將子單元安置在較高級電路中并且這些較高級電路依次再被安置更高級中。被遷移芯片的層次匹配原始的層次。
根據(jù)本發(fā)明的另一方面，提供了一種等比例縮放集成電路的方法，包含檢查現(xiàn)有布局以確定布局必須被等比例縮放的量的步驟，包括確定可變幾何值；絕對幾何值；和設(shè)計網(wǎng)格，并執(zhí)行一個或多個門寬度和長度調(diào)整；層等比例縮放；多邊形邊緣調(diào)整；接觸取代；調(diào)整重疊；增加和去除層；單元交換；以及驗證。
通過實例和參考附圖現(xiàn)在將更加具體地描述本發(fā)明的一種實施方案，其中

圖1示出了電路層次，其中電路的構(gòu)件塊被安置在較大的模塊中，較大模塊又可被安置在更大的模塊中；圖2示出了可變規(guī)則實例，其中幾何結(jié)構(gòu)必須等于和大于設(shè)置的距離和寬度；圖3示出了固定幾何值實例，其中幾何尺度必須等于定義值；圖4示出了互聯(lián)間隔；圖5示出了通孔幾何結(jié)構(gòu)和陣列；圖6a和6b示出了CMOS晶體管幾何結(jié)構(gòu)，并且圖6c示出了在橫向晶體管中考慮的間隔；圖7a和7b示出了總體等比例縮放；
圖8示出了CMOS晶體管界定(definition)和晶體管邊緣調(diào)整；圖9示出了形成在單擴(kuò)散幾何結(jié)構(gòu)上的復(fù)合晶體管門寬度調(diào)整；圖10示出了層收縮破壞連接性；圖11示出了具有連接性的層次性層收縮；圖12示出了通過幾何寬度調(diào)整層的尺寸；圖13示出了晶體管的邊緣調(diào)整；圖14示出了使用接觸和通孔連接電路的元件；圖15示出了接觸的去除和取代；圖16示出了層重疊；圖17示出了限定在現(xiàn)有擴(kuò)散周圍的新阱；圖18示出了在層之間移動布線數(shù)據(jù)；圖19示出了新型通孔單元交換舊單元；圖20以流程圖的形式示出了遷移過程的步驟；圖21作為流程圖示出了層尺寸調(diào)整過程的步驟；圖22a，22b，和22c示出了放置在晶體管，電阻和電容器上的節(jié)點；圖23示出了電阻的尺寸計算，以及圖24a和24b示出了電容器的尺寸計算。
在圖1中示出了典型電路層次。電路的構(gòu)件塊1被安置進(jìn)較大的模塊2中，該模塊又被安置在更大的模塊3中。
單元遷移過程由以下三個截然不同的步驟組成1)計算理想的等比例縮放因子；2)使用等比例縮放因子等比例縮放整個電路；以及3)修補(bǔ)電路中的任何錯誤。
在下面更加詳細(xì)地描述這些步驟。
在第一步驟中，使用至少三套方程式計算理想等比例縮放因子，這將通過參考圖2至6在下面更加詳細(xì)地描述。在已經(jīng)解出每一個方程式時，使用的等比例縮放因子是所有方程式允許的最小因子。換句話說，最終的電路不小于被所有方程式允許的電路。
在第二步驟中，使用計算的因數(shù)等比例縮放整個電路。這是通過相同的因數(shù)乘以每個尺度完成的，這些尺度包括構(gòu)件塊的位置，連接器的位置和尺度，在構(gòu)件塊中的元件的位置和這些元件的幾何結(jié)構(gòu)。
如圖7所示，最終結(jié)果為原始電路的等比例縮放復(fù)制。然而，已經(jīng)違背了許多的設(shè)計規(guī)則，并且元件值將是不正確的，例如，晶體管的寬度和長度可能會太大和太小，給出或者慢操作或者不能操作。電阻和電容也可能具有不正確的值。
第三步驟為修補(bǔ)錯誤。對于修補(bǔ)操作有各種步驟，如下1)通過調(diào)整層尺寸，可調(diào)整任何具體層中的所有幾何尺寸。例如，可調(diào)整多晶硅層中的形狀的坐標(biāo)。這稱為“層的尺寸調(diào)整”。
例如，構(gòu)成晶體管的擴(kuò)散區(qū)上的多晶硅面積可增加或減小，以便得到最小的尺度或提供最小的間隔。這顯示在圖10-11中。
通過固定量(例如0.2微米)而不是原始形狀的百分比變化尺度。
2)一部分元件可不改變特別是電源連接器尺寸不被減小，這是由于減小該尺寸能影響電路中的電流。由于電源連接器經(jīng)常比其他的連接器大，所以通過它們的尺寸對其識別，或通過它們的信號名字進(jìn)行識別。由此控制邏輯保持為特殊尺寸的元件不被改變，并且只減小落在特定限定之下的那些元件的尺寸。這顯示在圖12中。
3)邊緣調(diào)整。如果元件的面積太大，或者如果一個邊緣太靠近層的尺寸調(diào)整或等比例縮放后的另一元件，可以通過移動該元件的邊緣而不是通過變化整個元件的尺寸對其進(jìn)行調(diào)整。這顯示在圖13中。例如，晶體管的尺寸可以這種方式改變。
因此等比例縮放過程由以下三步組成1)整體等比例縮放到一個固定因子；2)元件的固定等比例縮放(層等比例縮放)，其可包括多達(dá)三個單獨步驟；以及3)邊緣調(diào)整。
該過程可另外包括下述的特征，它們是優(yōu)選的但不是基本的。
1)接觸去除和取代(看圖15)。希望在每個元件上提供盡可能多的電子接觸，于是減小了通過那些接觸的電流密度。根據(jù)新設(shè)計規(guī)則，不是重新等比例縮放接觸，而是最好簡單地除去它們?nèi)缓笤诳捎玫目臻g中插入盡可能多的接觸。
2)增加和去除層(看圖17)。一些制作方法比以前的方法需要更多的層，并且一些方法不需要那么多。可以修改該方法以按照需要增加和縮減層。例如，如果新方法需要額外的層以制作晶體管，可配置計算機(jī)以識別每個晶體管(例如通過識別擴(kuò)散層上的多晶硅層)，然后按照需要增加額外的層。
現(xiàn)在將更加詳細(xì)地描述該方法和組成該方法的步驟。修改電路的技術(shù)涉及一系列的步驟，這些步驟為縮放數(shù)據(jù)和修改包含在它里面的形狀，以符合支配生產(chǎn)最后芯片的制作過程的設(shè)計規(guī)則。
包含在該方法中的技術(shù)將對芯片上的所有元件和連接幾何結(jié)構(gòu)起作用，芯片包括但不局限于MOSFET和雙極晶體管，電阻器，電容器和二極管。
用于過程遷移的輸入數(shù)據(jù)可為在諸如GDSII或CIF的工業(yè)標(biāo)準(zhǔn)格式中任何的現(xiàn)有芯片或IC布局或者包含在其中的知識產(chǎn)權(quán)。這些文件將包含構(gòu)成芯片的數(shù)據(jù)并可包括矩形，多邊形，通道，樣本(instance)，陣列和標(biāo)號。
修改序列將包括下列中的一些或全部設(shè)計分析和等比例縮放計算；總體等比例縮放；門寬度和長度調(diào)整；層的等比例縮放；多邊形邊緣調(diào)整；接觸取代；調(diào)整重疊；增加或去除層；單元交換；驗證。
為了應(yīng)用一個因數(shù)到總體等比例縮放計算，必須檢查現(xiàn)有的布局以確定布局必須被等比例縮放的量。在該過程中必須考慮的三個因素為1.可變幾何值；2.絕對幾何值；3.設(shè)計網(wǎng)格(design grid)。
拿出這里面的第一個，即可變幾何值，在集成電路制作方法中的許多設(shè)計規(guī)則被作為最小值給出，并且在設(shè)計電路時必須符合或超過。這種實例為一種確定相同層上的兩個幾何結(jié)構(gòu)之間間隔的規(guī)則，其必須保證這兩個幾何結(jié)構(gòu)在制作過程中不會合并到一起。只要給出的最小值不被違背，間隔規(guī)則可以被超過。
可變幾何值實例包括寬度，間隔和層的界限。
圖2示出了可變規(guī)則實例，其中不同幾何結(jié)構(gòu)的間隔4，重疊5和寬度6必須等于和大于一個設(shè)置距離。
第二因素涉及絕對幾何值。對于某些幾何結(jié)構(gòu)，集成電路設(shè)計規(guī)則通常具有必須滿足并且不能越過的固定值。這些通常被應(yīng)用到連接布線電路的接觸和通孔上，并且對于這些形狀的每次出現(xiàn)，該值必須滿足。另外，晶體管尺寸被限定在電路網(wǎng)表(net list)中，并且這必須在布局中被匹配。不能滿足這些值將在相對于電路方案或網(wǎng)表檢查布局時導(dǎo)致出現(xiàn)錯誤。
如圖3所示，固定值的實例包括接觸和通孔尺寸7，晶體管尺寸8，電阻器尺寸和電容器尺寸。示出了固定幾何值實例，其中幾何尺度必須等于定義值。
最后，集成電路被設(shè)計為具有作為預(yù)先限定的網(wǎng)格的倍數(shù)的每個形狀的坐標(biāo)。等比例縮放因子必須考慮新設(shè)計網(wǎng)格，并且這可以以兩種方式完成，通過計算等比例縮放因子以保證等比例縮放布局中的所有形狀的坐標(biāo)落在網(wǎng)格上，或者在它們被等比例縮放時將坐標(biāo)快速變換(snapping)到網(wǎng)格上。在最終芯片中的所有坐標(biāo)必須被放置在限定的設(shè)計網(wǎng)格上。
任何過程遷移的比例因子將從新制作方法技術(shù)規(guī)范中的規(guī)則和用于原始器件的規(guī)則之間的比率計算出。存在三個截然不同的芯片部分，它們可為等比例縮放設(shè)計中的限制因素并且每個比率必須被計算。這三個比率中的最大值將被定義為等比例縮放芯片中的限制因子。
1.互聯(lián)等比例縮放比率。
作為由下式定義的比率，必須計算每個布線層的寬度和間隔互聯(lián)等比例縮放比率＝(新寬度+新間隔)/(舊寬度+舊間隔)圖4示出了互聯(lián)間隔10和寬度11。
2.通孔尺寸比率和包封(enclosure)。
通孔尺寸為組成布線層之間的通孔的固定矩形的尺寸；通孔尺寸比率＝最大((新通孔1/舊通孔1)，(新通孔2/舊通孔2)，…)圖5示出了通孔幾何結(jié)構(gòu)12，其包括第一層13，通孔14和第二層15，和通孔幾何結(jié)構(gòu)的3×2陣列16。
3.晶體管幾何比率。
晶體管幾何比率為組成擴(kuò)散區(qū)分開部分中的兩個晶體管之間距離的形狀的相對縮小晶體管幾何比率＝新(2a+2b+2c+2d+e)/舊(2a+2b+2c+2d+e)圖6a和6b示出了各種晶體管幾何結(jié)構(gòu)，其中L＝晶體管長度并且W＝晶體管寬度。
從這些計算得到的最大值將確定等比例縮放因子。等比例縮放因子被向上舍入到下一個整網(wǎng)格點，即mod(比例網(wǎng)格)＝0。
需要考慮的第四因素關(guān)系到包含電阻器和電容器的電路。這需要依靠兩種制作方法中用于構(gòu)造它們的材料的值而縮放。電阻器和電容器被在它們構(gòu)造中使用的材料的每平方單位上的值定義。在舊和新制作方法中的這些值的比率被用于計算這些電路元件的等比例縮放因子。通過參考圖23和24對其進(jìn)行更加詳細(xì)的描述。
一旦已經(jīng)確定了等比例縮放因子，它被應(yīng)用到整個芯片中的每個單元和幾何結(jié)構(gòu)上。每個坐標(biāo)被乘以等比例縮放因子，以減小芯片尺寸，同時保持芯片的幾何結(jié)構(gòu)和層次完整無損。在此階段，除了比例以外，新芯片將與舊芯片全部相同。
幾何結(jié)構(gòu)和單元的等比例縮放可被定義為坐標(biāo)等比例縮放。每個標(biāo)量值通過下式調(diào)整(x坐標(biāo)*比例)(y坐標(biāo)*比例)圖7a和圖7b示出了總體等比例縮放。在總體等比例縮放過程中，原始芯片18a被按比例縮小，以形成新芯片18b，并且在原始芯片中的每個形狀19a，19b，19c被按比例縮小的形狀20a，20b，20c取代。在每種情況下，新尺度等于舊尺度乘以等比例縮放因子。在布局中的每個形狀將關(guān)于芯片軸的原點，即x＝0，y＝0調(diào)整。
通過兩種材料，(稱為擴(kuò)散的)摻雜硅，和多晶硅(或者有時為金屬)的重疊，確定電路中的CMOS晶體管。當(dāng)?shù)缺壤s放晶體管的寬度和長度時，并不總是可能將絕對值施加到通過布局的每個擴(kuò)散和多晶硅形狀上。反而，構(gòu)成晶體管寬度和長度的擴(kuò)散和多晶硅必須被晶體管尺寸的百分比變化，因此每一個必須被依次等比例縮放和調(diào)整為當(dāng)前尺寸的倍數(shù)。這涉及使用一種邊緣調(diào)整方法，其識別構(gòu)成每個晶體管寬度和長度的擴(kuò)散和多晶硅的邊緣并且移動它們以滿足需要的元件值。邊緣調(diào)整可被認(rèn)為與等比例縮放不同。圖8示出了CMOS晶體管的界定和值的界定。
單個的晶體管用Boolean(布爾)操作識別，該操作將標(biāo)記形狀放置到任何多晶硅21交叉擴(kuò)散22的區(qū)域上。這些形狀將對包含CMOS晶體管的電路中的其他晶體管尺寸操作形成基礎(chǔ)。
構(gòu)成晶體管的擴(kuò)散和多晶硅的邊緣被門寬度和長度的百分比選擇和移動，以調(diào)整晶體管的值。一塊擴(kuò)散可能構(gòu)成幾個晶體管，因此等比例縮放程序必須依次處理每個邊緣，以得到所有晶體管的正確值。圖8和圖9示出了CMOS晶體管邊緣調(diào)整。
如圖8所示，通過調(diào)整形成門的多晶硅21的邊緣23，可改變晶體管的門長度L。通過移動擴(kuò)散22的邊緣24交叉多晶硅21，調(diào)整寬度W。通過調(diào)整這些邊緣23和24，可改變晶體管的參數(shù)，因此改變了它們對整個電路的效果。
如圖9所示，許多晶體管可由一塊擴(kuò)散材料25構(gòu)造出，并且調(diào)整構(gòu)成一個晶體管的邊緣因此可對其他的產(chǎn)生影響。通過檢測該擴(kuò)散上的每個邊緣，可進(jìn)行調(diào)整保證所有的晶體管滿足所需的參數(shù)。如果需要，構(gòu)成多于一個的晶體管的邊緣可被分裂，以適應(yīng)所需的器件尺寸。例如，邊緣26和27在標(biāo)記有“X”的點處被分裂，以使變化正確。
一些制作方法可能需要晶體管尺寸以不同的量變化，取決于它們的原始尺寸和在電路中的功能，因此，定義它們的一種方法可被用于調(diào)整等比例縮放過程以滿足這些限制，該方法諸如等價表。
一旦已經(jīng)等比例縮放整個布局，構(gòu)成設(shè)計圖的每個層必須被放大或縮小以滿足新制作方法的設(shè)計規(guī)則。這是利用稱作層次性層等比例縮放的技術(shù)完成的，該技術(shù)能夠放大或縮小電路中的形狀同時保持單元之間的連接性(connectivity)。
在等比例縮放以除去形狀之間的多余重疊和保持相同層上的形狀之間的連接之前，利用Boolean函數(shù)一個層上的所有形狀可以被合并在一起。為了保持電路的電整體性，必須保持各種層上的形狀之間的連接，即使這些形狀發(fā)生在層次中的不同級上。如果它們變得分離，電路將不起作用，因此層比例縮放者考慮這個問題是必要的。
層連接性的問題只發(fā)生在被討論的層要被收縮和數(shù)據(jù)包含層次性時。通過向內(nèi)移動形狀的所有邊緣，它們將同子單元中的形狀拆離，這將打破電路中的電連接性。
圖10示出了層收縮打破連接性。電路包括頂單元30和一些子單元31a，31b，31c。在子單元31a中的形狀32a鄰接上單元中的形狀32。如果所有的形狀32a，32b，32c收縮，它們將變得相互分開，如圖10d所示。
為了補(bǔ)救，在實施收縮之前，在子單元中的形狀被復(fù)制到頂級并與該級上的數(shù)據(jù)合并。一旦收縮過程完成，來自子單元的形狀被作為模板應(yīng)用以除去任何多余的材料。
將層數(shù)據(jù)保持到單元的邊緣上也是可能的，該單元被單元數(shù)據(jù)的邊界框或代表邊界的形狀限定。布局?jǐn)?shù)據(jù)可被保持到單元的邊界上以保持等比例縮放連接性。
圖11示出了具有連接性的層次性層收縮。在實例中，所有這三個形狀32a，32b，32c收縮但是它們保持它們之間的連接。只有非連接的邊緣被收縮。進(jìn)一步的規(guī)則可施加到層比例上，以限制它對匹配給定尺寸規(guī)則的形狀的操作，即它們小于或大于給定尺度。這就允許相同層上的數(shù)據(jù)以不同的量縮放。
圖12示出了通過幾何寬度的層的尺寸調(diào)整，原始形狀33a被修改的形狀33b替代。在該實例中，如果形狀的段34a，34b，34c滿足尺寸標(biāo)準(zhǔn)，它們可被收縮?？s小的段34a，34b，34c保持與大段35的附著。
為了滿足遷移芯片的所有設(shè)計規(guī)則，有必要調(diào)整構(gòu)成芯片的部分形狀而不是作為總體的形狀。這可描述為“多邊形邊緣調(diào)整”，其檢查形狀的每個頂點，并根據(jù)它相對于布局中的其他形狀的位置對其進(jìn)行調(diào)整。
要被調(diào)整的邊緣可被單獨層上的形狀限定或被Boolean邏輯識別用于修改以定義它們在電路中的功能。一旦這些已經(jīng)確定完，可通過來自它們現(xiàn)在位置的絕對值或相對于相同或不同層上的另一邊緣來調(diào)整這些邊緣。也可通過它們距相同或不同層上的另一邊緣的距離百分比調(diào)整它們。圖13示出了晶體管的邊緣調(diào)整。調(diào)整限定晶體管的第一邊緣36，或第二邊緣37用于晶體管或接觸的最小重疊是可能的。
集成電路使用電介質(zhì)層中的接觸和通孔以允許布線層連接電路元件。這些是具有技術(shù)設(shè)計規(guī)則中定義的尺寸和間隔的典型方形形狀。在材料的寬軌之間的連接需要較大的接觸面積。這可通過一個大的接觸，或更通常地，作為均勻接觸形狀的陣列限定。
接觸和通孔形狀可如上述被等比例縮放。另一方面，現(xiàn)有的接觸和通孔可被除去和用符合新設(shè)計規(guī)則的新形狀陣列取代。這些可為構(gòu)成作為單陣列形狀的接觸的單元或一系列覆蓋要被連接的區(qū)域的長方形。通過隔離要被連接的區(qū)域的序列Boolean函數(shù)來限定這個區(qū)域。新形狀符合新設(shè)計規(guī)則通過構(gòu)造而不是等比例縮放。
可使用相同的技術(shù)更新諸如金屬和多晶硅的其他材料之間的接觸。如圖14a和14b所示，接觸和通孔40被用于連接元件中的硅41和連接電路的金屬線42。它們也被用于將金屬的不同層連接在一起以允許復(fù)雜布線。許多的集成電路將具有布線連接元件的多重層。這些接觸和通孔實際上是將不同層相互分開的電介質(zhì)材料43中的孔。
從金屬到硅的接觸形狀經(jīng)常被生成為簡單多邊形，而不是樣本(instance)，并且每一個形狀被滿足新設(shè)計規(guī)則的新形狀取代。每個接觸被去除和被具有正確尺度的新形狀取代。
在許多情況下，在層之間增加盡可能多的接觸是優(yōu)選的，以幫助減小流經(jīng)每個接觸的電流密度。這可以通過一系列Boolean函數(shù)識別包含接觸的區(qū)域而達(dá)到，并且該區(qū)域可以填充要安裝的許多接觸。例如，如圖15a和15b所示，放置在金屬42重疊硅41的地方的舊技術(shù)的兩個大接觸孔44可在新技術(shù)中被八個較小的接觸孔45取代。
集成電路中的某些層需要以在設(shè)計規(guī)則中限定的量重疊其他的層。通過Boolean邏輯或通過上述定義的邊緣調(diào)整迫使這些層符合設(shè)計規(guī)則。
層重疊的普通實例包括門的多晶硅重疊和接觸的金屬重疊。圖16示出了層重疊。多晶硅48必須以最小固定距離50重疊擴(kuò)散49。
集成電路制作方法之間的變化意味著在原始芯片中的一些層需要被除去和另一些層被增加。這種實例是注入層或隔離阱。
在多余層上的所有形狀通過在該層上識別每一形狀并刪除之而將它們分層地去除。
新的層可能相對于現(xiàn)有的層與另一層一道限定例如，通過將阱放置在擴(kuò)散層周圍，但是只是如果它被多晶硅交叉而制作一個晶體管。例如，圖17a示出了在晶體管53中的擴(kuò)散52和晶體管外部的擴(kuò)散54。如圖17b所示，新層55只被增加在作為晶體管53的一部分的擴(kuò)散的周圍。
數(shù)據(jù)也可被提升到諸如額外布線層的新層上。布線信息可從現(xiàn)有層提升到新層上。這就允許布局被壓縮以利用在這些形狀被移動時形成的間隙。圖18a和18b示出了移動層之間的布線數(shù)據(jù)。在圖18a示出的舊安排中，通過金屬1-金屬2通孔58，第一金屬布線56被連接到第二金屬布線57上。在圖18b示出的新安排中，來自第一金屬布線56的布線信息提升到第三金屬布線59，并且通孔58a被相應(yīng)地變化。
圖19a和19b示出了新通孔單元變換舊單元。被舊技術(shù)限定的通孔單元60a包含用于連接兩個金屬層的形狀，第一金屬61和第二金屬62。這是對于包含用于連接新技術(shù)中金屬層的形狀的新通孔單元60b的交換。許多通孔作為子單元的樣本被放置，該子單元包含用于構(gòu)建它的三個形狀兩個金屬層和一個通孔層。這可利用包含相同三個層的新通孔單元簡單取代，或?qū)τ谛略O(shè)計規(guī)則重新調(diào)整尺寸。一些通孔可能比最小尺寸要大，并且具有連接兩個金屬層的多重通孔。當(dāng)將這些交換一個新通孔單元時，調(diào)整新單元尺寸以匹配舊單元中的通孔形狀的數(shù)量。通過以這種方式交換每個通孔單元，在電路中的通孔被更新以滿足新技術(shù)的約束。
一旦已經(jīng)遷移整個電路或其一部分，使用工業(yè)標(biāo)準(zhǔn)設(shè)計工具對其進(jìn)行驗證。這包括設(shè)計規(guī)則檢查(DRC)系統(tǒng)和布局對照原理圖系統(tǒng)(LVS)。這將保證新遷移芯片符合新設(shè)計規(guī)則并保留了電路中的連接的完整性。
另外，在任何時候可應(yīng)用互聯(lián)計時分析器以檢查布局將在新制作方法中正確地執(zhí)行。這可作為對新方法中的電路性能的大體指導(dǎo)在總體等比例縮放之后應(yīng)用，即使它不符合新設(shè)計規(guī)則。一旦遷移過程結(jié)束將可得到更加精確的模擬。
當(dāng)完成布局遷移并且新芯片已經(jīng)通過驗證時，它可以諸如GDSII或CIF的工業(yè)標(biāo)準(zhǔn)格式遞交。
參考圖20示出的流程圖，現(xiàn)在將描述遷移過程的步驟。
第一步驟70為輸入原始數(shù)據(jù)。原始數(shù)據(jù)以諸如GDSII或CIF的工業(yè)標(biāo)準(zhǔn)格式提供。數(shù)據(jù)庫將包含構(gòu)成電路布局的形狀并且將包括電路元素，諸如矩形，多邊形，通路，樣本，陣列和文字。連接性信息也可被包括在數(shù)據(jù)庫中，但是遷移工具不需要該信息起作用。
第二步驟71為分析和清除數(shù)據(jù)。通過在開始主遷移程序之前修改一些數(shù)據(jù)，可改善遷移數(shù)據(jù)采用的時間。這可包括合并隔離的重疊形狀或從多邊形到通路轉(zhuǎn)換互聯(lián)元件。電路層次性中的變化也是有用的，諸如將構(gòu)成層之間的連接的單獨形狀變換成連接單元的樣本。
盡管這些技術(shù)可改進(jìn)遷移過程，但是它們對于完成遷移過程不是必須的。
第三步驟72為計算比例因子。在過程遷移中的等比例縮放因子將被舊制作過程的規(guī)則和新制作過程中的規(guī)則的比率確定。在上面給出了這些規(guī)則的實例。
第四步驟73為保存器件數(shù)據(jù)。包含在原始數(shù)據(jù)庫中的信息可被整個遷移過程中的程序參考，因此能夠容易地參考這些數(shù)據(jù)是有用的。通過參考圖22在下面詳細(xì)描述的一種技術(shù)把包含設(shè)計參數(shù)的節(jié)點增加到布局中的每個器件上。這些節(jié)點可用于保存關(guān)于器件的信息，諸如圖層的尺寸和名稱。
第五步驟74為等比例縮放設(shè)計圖。一旦確定了等比例縮放因子，在設(shè)計中的每個坐標(biāo)乘以等比例縮放因子，給出除了尺寸之外與原始任何方面都一樣的設(shè)計圖。
等比例縮放每個元件的數(shù)據(jù)，如下矩形 左下(X)*比例左下(Y)*比例右上(X)*比例右上(Y)*比例多邊形坐標(biāo)(X)*比例坐標(biāo)(Y)*比例通路 坐標(biāo)(X)*比例坐標(biāo)(Y)*比例寬度*比例文字 坐標(biāo)(X)*比例坐標(biāo)(Y)*比例字體大小*比例樣本 坐標(biāo)(X)*比例坐標(biāo)(Y)*比例放大倍數(shù)*比例陣列 坐標(biāo)(X)*比例坐標(biāo)(Y)*比例放大倍數(shù)*比例德爾塔(delta)(X)*比例德爾塔(delta)(Y)*比例第六步驟75為調(diào)整層的尺寸。一旦等比例縮放數(shù)據(jù)，可調(diào)整每個層的尺寸，以滿足在設(shè)計規(guī)則中限定的最小寬度值。這可以完成以保證在每個層上的數(shù)據(jù)滿足用于間隔的規(guī)則，并且也具有減小每個層上的電容和提高電路性能的優(yōu)點。當(dāng)選定設(shè)計圖的初級等比例縮放因子時，總體等比例縮放計算可以考慮層尺寸中的隨后調(diào)整。
可以通過絕對值或通過層尺寸的百分比來等比例縮放層。為了通過絕對值等比例縮放層，應(yīng)用下述的計算矩形 左下(X)+值左下(Y)+值右上(X)-值右上(Y)-值多邊形坐標(biāo)(X)+或-比例坐標(biāo)(Y)+或-比例通路 寬度*比例增加或減去等比例縮放量將取決于形狀外殼上的坐標(biāo)位置。如果它處于形狀的下部或者左邊緣，等比例縮放量將被增加到坐標(biāo)上，如果它處于形狀的上部或右邊緣，它將被減去。
相對的等比例縮放涉及形狀中的每個坐標(biāo)乘以相同的因子以調(diào)整坐標(biāo)。
等比例縮放每個元件的數(shù)據(jù)，如下矩形 左下(X)*比例左下(Y)*比例右上(X)*比例右上(Y)*比例多邊形坐標(biāo)(X)*比例坐標(biāo)(Y)*比例通路 坐標(biāo)(X)*比例坐標(biāo)(Y)*比例寬度*比例該技術(shù)將重新調(diào)整形狀的尺寸，但是它也將從它們相對于電路中其他形狀的位置偏移它們。為了將它們返回到它們的原始位置，可計算每個形狀的中心點并且新形狀移動回到舊形狀的中心位置。通過采用形狀的長方形凸包的中間定義中心。
第七步驟76為調(diào)整CMOS晶體管的尺寸。當(dāng)執(zhí)行總體等比例縮放時，構(gòu)成晶體管的形狀連同布局中的其他形狀將被調(diào)整尺寸。在這些層為晶體管的部件，即擴(kuò)散或多晶硅時，進(jìn)一步的調(diào)整尺寸可以發(fā)生在各單獨層被等比例縮放時。然而，可能由于諸如電路計時和驅(qū)動能力的其他因子素，晶體管需要被等比例縮放。通過參考圖8和圖9，在上面較為詳細(xì)地描述了晶體管等比例縮放過程。另外，如通過參考圖23和24在下面詳細(xì)描述的，也可調(diào)整電阻器和電容器。
第八步驟77為更新接觸。通過參考圖15在上面詳細(xì)描述了該過程。
第九步驟78為增加和/或刪除層。不同的制作工藝可具有構(gòu)成芯片的不同數(shù)量的層。這種實例包括注入和阱層。
這些新層被產(chǎn)生在現(xiàn)有層的周圍，并且這可通過復(fù)制限定層中的每個形狀，加大其尺寸然后將其移動到新層上而完成。如果發(fā)現(xiàn)它們小于設(shè)計規(guī)則中的指定最小距離，這新層上的形狀之間的任何間隙應(yīng)該填充相同的材料。
如果舊布局包含新制作方法不需要的形狀，那么每個形狀可以從數(shù)據(jù)庫中刪除掉。
第十步驟79為檢查設(shè)計。一旦已經(jīng)完成遷移過程，可使用標(biāo)準(zhǔn)布局檢驗方法檢查設(shè)計圖。這些方法包括設(shè)計規(guī)則檢查(DRC)和布局和原理圖對照檢查(LVS)。執(zhí)行舊和新布局之間的比較(LVL)也是有用的。所有的這些檢查技術(shù)被認(rèn)為是在電子工業(yè)中標(biāo)準(zhǔn)的，并且執(zhí)行這些檢查的軟件可從各種供應(yīng)商那里得到。
通過改變用于構(gòu)建晶體管的形狀的尺度來調(diào)整晶體管。這對于雙極(NPN & PNP)器件和MOS(場效應(yīng))器件來說是正確的。雙極晶體管通常被認(rèn)為是離散元件，但是MOS器件經(jīng)常被結(jié)合以節(jié)省電路中的空間。雙極器件的等比例縮放計算將被構(gòu)成器件的規(guī)則支配，這些規(guī)則包括最小寬度，間隔，重疊和包封。
在舊和新設(shè)計規(guī)則規(guī)范中的每一個這些規(guī)則的比率必須在等比例縮放計算中考慮。CMOS晶體管的尺寸被重疊擴(kuò)散多晶硅的公共區(qū)域限定。重疊的寬度和長度限定晶體管的值并且調(diào)整這兩個形狀的邊緣改變了其值。
現(xiàn)在參考圖21將較為詳細(xì)地描述層等比例縮放過程。為了滿足新設(shè)計規(guī)則的規(guī)范，在總體等比例縮放完成后單個層需要按比例增加或按比例減小。這將保證了數(shù)據(jù)將滿足新制作方法的需要，并且金屬連接層被減小到它們的最小寬度，以減小電路中的電容。層等比例縮放最經(jīng)常施加到互聯(lián)層和構(gòu)成CMOS的擴(kuò)散和多晶硅層上。
第一步驟采用原始數(shù)據(jù)81并計算等比例縮放因子82。在已經(jīng)應(yīng)用總體等比例縮放因子后，計算每個層的比例因子并且可用作絕對值或用作百分比。計算如下絕對值 百分比值 導(dǎo)出的調(diào)整尺寸值取自形狀的每個邊，因此它們需要除以2。
只改變某些形狀的尺寸而保持其他的形狀不變可能是需要的。這種實例是在與總體互聯(lián)形狀相同的層上的寬電源金屬。在這種情況下，只有比特定值窄的形狀將是尺寸不足或超過尺寸的。該過程包括選擇應(yīng)該被等比例縮放的形狀83和施加等比例縮放因子84到那種選擇的步驟。
當(dāng)層上的多邊形形狀尺寸不足時，它們將相互分開，因此打破了電路的電完整性。這必須禁止以保證電路在調(diào)整尺寸程序后仍起作用。如果這些形狀附著在電路層次的不同級上的其他形狀，這將進(jìn)一步復(fù)雜化，這是由于附著問題將取決于形狀被放置的地方。如果討論的形狀尺寸過大，它們?nèi)詫⑾嗷ブ丿B，因此這個問題將不會出現(xiàn)。該過程包括選擇尺寸不足的形狀85和從這些形狀中選擇需要對其保持連接86的形狀的步驟。
保持所有的這些形狀在單元中連接的一種方法為在調(diào)整形狀尺寸之前將它們合并在一起。這意味著連接的形狀沒有被相互離散，因此在調(diào)整尺寸過程中不會變得拆散開。
通過在數(shù)據(jù)層尺寸不足之前復(fù)制原始形狀到臨時層，可保持層次的不同級上的形狀之間的連接。在每個子單元上的數(shù)據(jù)可被依次減小尺寸，而在現(xiàn)場留下原始的輪廓。當(dāng)單元中的層數(shù)據(jù)觸及到子單元中的臨時層時，使用一系列的Boolean操作可維持連接，以選擇連接形狀87和填充頂單元和子單元之間的間隙88并維持電完整性。
一旦已經(jīng)限定了尺寸值和連接性信息，按照需要，可通過絕對值89或百分比90，隨后通過偏移形狀91，調(diào)整形狀的尺寸。
調(diào)整層尺寸的有用的后處理功能涉及除去在可由重新調(diào)整尺寸程序產(chǎn)生的層上的每個形狀上的小槽口92和凸起。這些應(yīng)該被除去，因為它們可能導(dǎo)致在設(shè)計規(guī)則檢查階段報告的錯誤。
現(xiàn)在將參考圖22a，22b和22c描述一種存儲節(jié)點性能中的舊設(shè)計值的方法。在修改集成電路的布局之前，通過一些方法存儲關(guān)于目前布局的信息是有用的，用于在整個修改過程中參考。要被存儲的信息可包括構(gòu)成電路的元件的尺寸，諸如晶體管的寬度和長度或者電阻和電容值。通過在修改設(shè)計之前存儲這些信息，隨后的修改程序可檢查它們相對于起始值的值，不用考慮那些數(shù)據(jù)如何被等比例縮放過程影響。
一種存儲這些數(shù)據(jù)的方法為將數(shù)據(jù)存儲到ASCII文件里并且用它作為參考，但是這有脫離包含布局的數(shù)據(jù)庫的缺點并且需要具有每個元件位置的詳細(xì)信息，這樣使得它過度羅嗦。
一種較好的方法包括用電路中的每個元件存儲該信息。訪問這些元件將返回從原始電路得到的信息，用于比較元件的新值。例如，系統(tǒng)可增加一個簡單的“節(jié)點”物體到攜帶單獨元件信息的數(shù)據(jù)庫上。這些節(jié)點不被等比例縮放過程影響，并且可攜帶作為性能的相關(guān)信息。
例如，圖22a，22b，22c分別示出了放置在包含原始W/L值的CMOS晶體管上的一個節(jié)點，放置在包含其類型，尺度和值的電阻器上的一個節(jié)點，和放置在包含其類型，尺度和值的電容器上的一個節(jié)點。
現(xiàn)在將參考圖23詳細(xì)描述電阻計算。通過在兩個節(jié)點之間放置一片半導(dǎo)體材料而形成電阻器。限定電阻值的兩個因子為需要的電阻和要被引出的電流。
電阻器的電阻值被其寬度W對其長度L的比率和形成它的材料的“薄層電阻”支配。在圖24示出的實例中，電阻具有下述值P-擴(kuò)散電阻 電阻率 ＝100歐姆每平方電流密度＝100μA每平方值＝8.5平方@100歐姆/平方＝850歐姆電流＝0.5平方*100μA/平方＝50μA。
當(dāng)施加等比例縮放因子到電阻器上時，不得不考慮薄層電阻率和舊和新電阻器材料的電流密度的這些比率，以得到新電阻器中的相同值。由于電阻器的寬度和長度將被同等的影響，等比例縮放電阻器將導(dǎo)致同樣的平方數(shù)，和因此相同的值。然而，新方法的薄層電阻率可能不同，這需要考慮以計算其值。這通過使用下列等式得到新的平方數(shù)＝(舊電阻率/新電阻率)*舊的平方數(shù)在已經(jīng)等比例縮放電阻器之后，其寬度也將影響電阻可攜帶的最大電流。涉及的電流將被電阻器周圍的電路規(guī)定，因此只能通過檢查電路性能得到該值。如果電阻器的寬度需要增加以容納較高電流，必須以相等的因子等比例縮放長度，以維持相同的電阻值。
現(xiàn)在將參考圖24a和24b詳細(xì)描述電容器計算。通過放置導(dǎo)電或半導(dǎo)體材料95，96薄層到另一薄層上，并且第三材料97放置在它們之間以形成電介質(zhì)，形成集成電路中的電容器。對于每個制作方法，可使用的層的類型被確定在用于每一制作方法的設(shè)計規(guī)則中，并且這些也將指定電容值，為每平方若干法拉。由于法拉是很大的單位，這些將典型以皮(pico-)法拉或飛(femto-)法拉定義。
電容器的值由下式給出寬度*長度*nF每單位面積由于電容器的值幾乎完全被它的表面面積限定，等比例縮放電容器總是改變該值。如果是這種情況，在等比例縮放過程完成后電容器的尺度將需要被調(diào)整以保留電容器的值。
權(quán)利要求
1.修改集成電路的方法，該方法包括以下步驟選擇一個等比例縮放因子，按照等比例縮放因子等比例縮放電路，以及為功能性和符合設(shè)計規(guī)則而調(diào)整電路。
2.如權(quán)利要求1的方法，其中等比例縮放因子是通過計算多個預(yù)定等比例縮放比率而選擇的，并且選擇等于或大于最大預(yù)定等比例縮放比率的一個等比例縮放因子。
3.如權(quán)利要求2的方法，其中預(yù)定等比例縮放比率包括互聯(lián)等比例縮放比率，通孔尺寸比率和電子元件幾何比率。
4.如權(quán)利要求2或權(quán)利要求3的方法，其中等比例縮放因子是通過從最大預(yù)定等比例縮放比率中向上舍入到下一個整網(wǎng)格點而選擇出的。
5.如先前任一權(quán)利要求的方法，其中根據(jù)等比例縮放因子電路等比例縮放電路的步驟包括等比例縮放因子乘以電路幾何結(jié)構(gòu)坐標(biāo)。
6.如先前任一權(quán)利要求的方法，其中為功能性和符合設(shè)計規(guī)則而調(diào)整電路的步驟包括層次性層等比例縮放過程。
7.如權(quán)利要求6的方法，其中層次性層等比例縮放過程包括根據(jù)預(yù)定層等比例縮放因子等比例縮放一個層中的元件的步驟。
8.如權(quán)利要求7的方法，其中層次性層等比例縮放過程包括等比例縮放元件的步驟以便保持這些元件的連接性。
9.如權(quán)利要求7或權(quán)利要求8的方法，其中層次性層等比例縮放過程包括識別滿足預(yù)定寬度標(biāo)準(zhǔn)的元件，并且只等比例縮放不滿足那些標(biāo)準(zhǔn)的元件的步驟。
10.如先前任一權(quán)利要求的方法，其中為功能性和符合設(shè)計規(guī)則而調(diào)整電路的步驟包括晶體管邊緣調(diào)整過程。
11.如權(quán)利要求10的方法，其中晶體管邊緣調(diào)整過程包括調(diào)整多晶硅層寬度和/或擴(kuò)散層長度的步驟。
12.如先前任一權(quán)利要求的方法，包括更新接觸和通孔的步驟。
13.如權(quán)利要求12的方法，其中更新接觸和通孔的步驟包括去除現(xiàn)有接觸和通孔并用新接觸和通孔取代它們。
14.如先前任一權(quán)利要求的方法，包括增加和/或刪除層的步驟。
15.如先前任一權(quán)利要求的方法，包括使用布局檢驗方法檢查電路的步驟。
16.如先前任一權(quán)利要求的方法，包括分析和修改電路數(shù)據(jù)的初級步驟。
17.如先前任一權(quán)利要求的方法，包括增加包含設(shè)計參數(shù)的節(jié)點到電路中的器件上的步驟。
全文摘要
本發(fā)明提供一種修改集成電路的方法,包括步驟:選擇一個等比例縮放因子(72),按照等比例縮放因子等比例縮放電路(74),以及為功能性和符合設(shè)計規(guī)則而調(diào)整電路(75－78)。該方法使得縮放電路而不損失功能性或破壞電路的層次性成為可能。
文檔編號G06F17/50GK1369114SQ00809298
公開日2002年9月11日 申請日期2000年6月21日 優(yōu)先權(quán)日1999年6月21日
發(fā)明者蒂莫西·詹姆斯·里甘 申請人:蒂莫西·詹姆斯·里甘