專利名稱：信息處理設(shè)備、信息處理方法及采用該設(shè)備和方法的網(wǎng)橋的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種信息處理設(shè)備及采用該設(shè)備的網(wǎng)橋(bridge)。更具體地講，本發(fā)明涉及這樣一種信息處理設(shè)備，它采用單個DMA信道來控制多個信道的數(shù)據(jù)的發(fā)送，從而有效地控制多個信道的數(shù)據(jù)，例如等時數(shù)據(jù)。本發(fā)明還涉及這樣一種信息處理設(shè)備，它在數(shù)據(jù)傳送期間在接收和發(fā)送時采用共同的數(shù)據(jù)格式，從而在傳送例如等時數(shù)據(jù)時進行有效的處理。
已知有IEEE 1394-1995高性能串行總線標(biāo)準(zhǔn)(后簡稱IEEE 1394標(biāo)準(zhǔn))作為用于支持高速數(shù)據(jù)發(fā)送和實時傳送的接口標(biāo)準(zhǔn)，旨在用于多媒體數(shù)據(jù)發(fā)送的接口。
IEEE 1394標(biāo)準(zhǔn)提供的數(shù)據(jù)傳送速率為100Mbps(98.304Mbps)、200Mbps(196.608Mbps)和400Mbps(393.216Mbps)，指定了具有高階傳送速率的1394端口應(yīng)與低階速率相兼容。因此，在同一網(wǎng)絡(luò)上，100Mbps、200Mbps和400Mbps的數(shù)據(jù)傳送速率應(yīng)以混合方式出現(xiàn)。
另外，IEEE 1394標(biāo)準(zhǔn)采用數(shù)據(jù)/選通鏈路(DS-Link)編碼系統(tǒng)的傳送格式，因此，如

圖1所示，傳送數(shù)據(jù)被轉(zhuǎn)換成數(shù)據(jù)信號和其增補選通信號這兩個信號，這些信號被進行異或運算，從而產(chǎn)生時鐘信號。此外，IEEE 1394標(biāo)準(zhǔn)提供線纜200，其具有如圖2的剖面圖所示的線纜結(jié)構(gòu)，該結(jié)構(gòu)中，其每個由第一屏蔽層201屏蔽的兩個對絞線(信號線)202和電源線203被捆綁為一個線纜，而整個線纜則由第二屏蔽層204屏蔽。
圖3表示的是采用IEEE 1394標(biāo)準(zhǔn)的配置網(wǎng)絡(luò)示例。工作站10、個人計算機11、硬盤驅(qū)動器12、CD-ROM驅(qū)動器13、照相機14、打印機15和掃描儀16全部是IEEE 1394節(jié)點，并且在使用時由IEEE 1394總線互聯(lián)。IEEE1394標(biāo)準(zhǔn)的連接系統(tǒng)采用菊花鏈系統(tǒng)和節(jié)點分支系統(tǒng)這兩個系統(tǒng)中的一個。采用菊花鏈系統(tǒng)，能夠互聯(lián)多達16個節(jié)點(其每個是具有1394端口的設(shè)備)，其間的最大距離為4.5m。如圖3所示，可共用節(jié)點分支，從而根據(jù)標(biāo)準(zhǔn)，可互聯(lián)的節(jié)點數(shù)目最多可達63。
另外，采用IEEE 1394標(biāo)準(zhǔn)，具有上述結(jié)構(gòu)的線纜能夠在相關(guān)設(shè)備進行操作的同時，即，在接通電源狀態(tài)下進行連接和斷開，從而當(dāng)附加新節(jié)點或刪除現(xiàn)有節(jié)點時，能夠重新配置1394網(wǎng)絡(luò)。此時，能夠自動地識別節(jié)點曾連接到的設(shè)備，從而在接口上管理該設(shè)備的ID和排列。
圖4表示的是基于IEEE 1394標(biāo)準(zhǔn)的接口的部件和協(xié)議體系結(jié)構(gòu)。IEEE1394接口可被分成硬件和固件。
硬件包括物理層(PHY)和鏈路層(Link)。物理層用于直接驅(qū)動IEEE 1394標(biāo)準(zhǔn)的信號。鏈路層用于提供主機接口和與物理層的接口。
固件包括事務(wù)處理層和管理層，事務(wù)處理層由用于對符合IEEE 1394的接口進行實際操作的管理驅(qū)動器構(gòu)成，管理層由稱作串行總線管理(SBM)的IEEE 1394標(biāo)準(zhǔn)網(wǎng)絡(luò)管理驅(qū)動器構(gòu)成。
另外，相關(guān)的應(yīng)用層包括用戶使用的軟件和用于對事務(wù)處理層、管理層等接口的管理軟件。
IEEE 1394標(biāo)準(zhǔn)指的是對網(wǎng)絡(luò)進行的作為子動作傳送操作，提供下面的兩種子動作。亦即，對于兩種子動作，定義兩個模式稱作“異步”模式的異步傳送模式和稱作“等時”模式的保證傳送帶的實時傳送模式。另外，這兩個子動作中的每個均被分成如下的3部分傳送狀態(tài)(1)仲裁；(2)分組發(fā)送；和(3)確認(rèn)。
應(yīng)注意的是，在“等時”模式中省略了“確認(rèn)”。
異步子動作用于執(zhí)行異步傳送。在表示該傳送模式下的時間過渡狀態(tài)的圖5中，第一子動作間隙表示的是總線空閑狀態(tài)。通過監(jiān)測該子動作間隙，先前的傳送終止，以確定是否可以進行新的傳送。
如果空閑狀態(tài)持續(xù)預(yù)定時間或更長，則要求傳送的節(jié)點判定其能夠使用總線，從而執(zhí)行仲裁，以便獲得總線控制。實際上，總線是否停止是由如圖6A和6B所示位于根部的節(jié)點A決定的。在采用該仲裁獲取總線控制之后，該節(jié)點便執(zhí)行數(shù)據(jù)傳送，即分組發(fā)送。通過返回對應(yīng)于接收結(jié)果的確認(rèn)返回代碼(ack)，接收到該傳送數(shù)據(jù)的節(jié)點進行確認(rèn)，以對該傳送數(shù)據(jù)的接收進行響應(yīng)。當(dāng)執(zhí)行該確認(rèn)時，發(fā)送和接收節(jié)點均能夠根據(jù)上述ack的內(nèi)容來確認(rèn)正常傳送。
然后，處理過程返回到子動作間隙狀態(tài)，即總線空閑狀態(tài)，以重復(fù)上述傳送。
另外，如圖7所示，比異步子動作的異步傳送優(yōu)先地執(zhí)行被用來執(zhí)行其結(jié)構(gòu)與異步傳送的基本上相同的傳送的等時子動作。該等時子動作的等時傳送是比異步子動作的異步傳送優(yōu)先地在循環(huán)開始分組之后執(zhí)行的，每大約8kHz(125μs)從根部節(jié)點發(fā)出該循環(huán)開始分組。這就提供了保證傳送帶的傳送模式，從而實現(xiàn)了實時數(shù)據(jù)傳送。
如果多個節(jié)點同時執(zhí)行實時數(shù)據(jù)等時傳送，則給傳送數(shù)據(jù)提供預(yù)置的信道ID，用于識別內(nèi)容(發(fā)送節(jié)點)，從而可以僅接收必要的實時數(shù)據(jù)。
IEEE 1394標(biāo)準(zhǔn)地址空間具有如圖8所示的配置。該配置基于用于64比特固定尋址的ISO/IEC13213標(biāo)準(zhǔn)定義的CSR體系結(jié)構(gòu)(后簡稱CSR體系結(jié)構(gòu))。如該圖所示，每個地址的高階16比特表示的是節(jié)點ID，給節(jié)點提供地址空間。節(jié)點ID被分成10比特的總線號和6比特的節(jié)點號，從而高階的10比特可以指定總線ID，低階的6比特可以指定物理ID(狹義上的節(jié)點ID)。對于總線ID和物理ID兩者，當(dāng)所有比特均為1時獲得的值被用于特殊目的，從而這種尋址系統(tǒng)提供1023個總線和其每個均能夠分別尋址的63個節(jié)點。
在由低48比特定義的具有256太字節(jié)(terabyte)的地址空間中，由高20比特定義的空間被分成起始寄存器空間、專用空間和起始存儲器空間，其中，起始寄存器空間被用于專用于2048字節(jié)CSR的寄存器和專用于IEEE 1394標(biāo)準(zhǔn)的寄存器。當(dāng)高20比特定義的空間是起始寄存器空間時，使用由第28比特定義的空間作為配置只讀存儲器(ROM)、專用于節(jié)點的起始單元空間和插頭控制寄存器(PCR)等。
圖9是表示偏移地址的示意圖，即表示主CSR的操作。圖9中的術(shù)語“偏移”表示是靠近FFFFF0000000h(最后的h表示的是地址以十六進制表示)地址的偏移地址，起始寄存器空間從該地址開始。其偏移為220h的帶寬可用寄存器表示能夠被分配給等時傳送的帶寬，并且僅將被激活為等時資源管理器的節(jié)點的值識別為有效。具體地講，每個節(jié)點均具有圖8中所示的CSR，而僅有等時資源管理器的帶寬可用寄存器被識別為有效。換言之，只有等時資源管理器才實際上具有帶寬可用寄存器。在該帶寬可用寄存器中，當(dāng)不給等時傳送分配帶寬時，存儲最大值，并且，每當(dāng)給等時傳送分配帶寬時，減小其值。
從偏移224h至228h的信道可用寄存器分別對應(yīng)于具有0至63比特的信道號。在信道號為0比特的情況下，意味著已將信道分配給信道可用寄存器。僅有被激活為等時資源管理器的節(jié)點的信道可用寄存器是有效的。
再次參照圖8，在起始寄存器空間中的地址200h至400h中排列基于一般只讀存儲器(ROM)格式的配置只讀存儲器(ROM)。圖10是表示一般ROM格式的示意圖。作為按IEEE 1394標(biāo)準(zhǔn)的訪問單元的節(jié)點能夠保持多個能夠獨立地進行操作的單元，同時在節(jié)點中具有共用的地址空間。單元目錄能夠表示該單元軟件的版本和位置?？偩€信息塊和根目錄位于固定位置，而其他塊位于由偏移地址指定的位置。
圖11是詳細(xì)表示總線信息塊、根目錄和單元目錄的示意圖。在總線信息塊的公司ID中存儲有用于表示設(shè)備制造商的ID號。在芯片ID中存儲有專用于設(shè)備、并且作為與其他ID不重疊的唯一ID的ID。00h被寫入滿足IEC61883標(biāo)準(zhǔn)需求的設(shè)備的單元目錄單元專用ID的第一個八位組中，A0h被寫入其第二個八位組中，而2Dh被寫入其第三個八位組中。另外，01h被寫入單元切換版本的第一個八位組中，而1被寫入第三個八位組的最低有效位(LSB)中。
在圖8所示起始單元空間內(nèi)的地址900h至9FFh中，節(jié)點具有由IEC61883標(biāo)準(zhǔn)定義的插頭控制寄存器(PCR)，以便控制設(shè)備經(jīng)接口的輸入/輸出。這種設(shè)計采用了插頭的概念，以形成邏輯上類似于模擬接口的信號路徑。圖12是表示PCR結(jié)構(gòu)的示意圖。該PCR具有表示輸出插頭的輸出插頭控制寄存器(oPCR)和表示輸入插頭的輸入插頭控制寄存器(iPCR)。該PCR還具有輸出主插頭寄存器(oMPR)或輸入主插頭寄存器(iMPR)，用于表示有關(guān)每個裝置特用的輸出插頭或輸入插頭的信息。每個裝置不具有多個oMPR或iMPR，但是，根據(jù)其能力，可具有對應(yīng)于其每個插頭的多個oPCR或iPCR。圖12中所示的每個PCR具有31個oPCR和31個iPCR。等時數(shù)據(jù)流是通過操縱對應(yīng)于這些插頭的寄存器來進行控制的。
圖13A至13D是分別表示oMPR、oPCR、iMPR和iPCR的結(jié)構(gòu)的示意圖。圖13A表示oMPR的結(jié)構(gòu)，圖13B表示oPCR的結(jié)構(gòu)，圖13C表示iMPR的結(jié)構(gòu)，圖13D表示iPCR的結(jié)構(gòu)。表示裝置所能夠發(fā)送或接收的等時數(shù)據(jù)的最大傳輸速率的代碼被存儲到oMPR和iMPR中的每個中MSB側(cè)的2比特的“數(shù)據(jù)率能力”中。在oMPR中的廣播信道基站定義要被用于廣播輸出的信道號。
裝置所具有的輸出插頭的數(shù)，即表示oPCR數(shù)的值被存儲在oMPR中LSB側(cè)的5比特的“輸出插頭數(shù)”中。裝置所具有的輸入插頭的數(shù)，即表示iPCR數(shù)的值被存儲在iMPR中LSB側(cè)的5比特的“輸入插頭數(shù)”中?！胺浅掷m(xù)擴展字段”和持續(xù)擴展字段”是準(zhǔn)備將來進行擴展的區(qū)域。
oPCR和iPCR中的每個中的MSB處的“在線”表示的是插頭的使用狀態(tài)。具體地講，“在線”的值1意味著插頭處于在線狀態(tài)，而“在線”的值為0意味著插頭處于離線狀態(tài)。有關(guān)oPCR和iPCR中的每個的“廣播連接計數(shù)器”的值表示的是廣播連接存在(值1)或不存在(值0)。有關(guān)oPCR和iPCR中的每個中6比特寬度的“點對點連接計數(shù)器”的值表示的是插頭所具有的點對點連接的數(shù)目。
有關(guān)oPCR和iPCR中的每個中6比特寬度的“信道號”的值表示的是插頭將要連接到的等時信道號。有關(guān)oPCR中2比特寬度的“數(shù)據(jù)率”的值表示的是待從插頭輸出的等時數(shù)據(jù)分組的實際傳輸速率。存儲在oPCR中4比特寬度的開銷ID中的代碼表示的是等時通信時的帶寬。有關(guān)oPCR中10比特寬度的凈荷的值表示的是可由插頭處理的等時分組中所涉及的數(shù)據(jù)的最大值。
圖14的示意圖表示插頭、插頭控制寄存器、等時信道之間的關(guān)系。AV裝置71至73由IEEE 1394串行總線彼此連接。AV裝置73中的oMPR定義oPCR
至oPCR[2]的號和傳輸速率。oPCR
至oPCR[2]中的oPCR[1]指定的信道的等時數(shù)據(jù)發(fā)送到IEEE 1394總線中的信道#1。AV裝置71中的iMPR定義iPCR
和iPCR[1]的號和傳輸速率。AV裝置71讀取發(fā)送到由iPCR
和iPCR[1]之間的iPCR
指定的IEEE 1394串行總線中的信道#1的等時數(shù)據(jù)。類似地，AV裝置72將等時數(shù)據(jù)發(fā)送到由oPCR
指定的信道#2。AV裝置71從由iPCR[1]指定的信道#2中讀取等時數(shù)據(jù)。
以前述方式，在通過IEEE 1394串行總線彼此連接的裝置之間執(zhí)行數(shù)據(jù)傳輸。在這種結(jié)構(gòu)中，通過采用被定義為用于控制經(jīng)IEEE 1394串行總線彼此連接的裝置的指令的AV/C指令集，可以控制每個裝置，并且可確認(rèn)其狀態(tài)。下面將描述AV/C指令集。
首先，將參照圖15至18來描述AV/C指令集中子單元標(biāo)識符描述符的數(shù)據(jù)結(jié)構(gòu)。圖15是表示子單元標(biāo)識符描述符的數(shù)據(jù)結(jié)構(gòu)的示意圖。如圖15所示，子單元標(biāo)識符描述符的數(shù)據(jù)結(jié)構(gòu)是由分級列表構(gòu)成的。例如在調(diào)諧器的情況下，術(shù)語“列表”是指數(shù)據(jù)可經(jīng)此接收的信道，而例如在盤的情況下，是指記錄在其中的音樂。分級中的最上面的列表被稱作根列表，例如，列表0是位于稍低位置的列表的根。類似地，列表2至(n-1)也是根列表。根列表的數(shù)目與對象的數(shù)目相同。在AV裝置為調(diào)諧器的情況下，術(shù)語“對象”是指進行數(shù)字廣播的每個信道。一個級中的所有列表共享相同的信息。
圖16的示意圖表示的是一般子單元標(biāo)識符描述符的格式。子單元標(biāo)識符描述符41具有的內(nèi)容包括關(guān)于功能的屬性信息。在內(nèi)容中不包括描述符長度字段本身的值。世代ID表示的是AV/C指令集版本，其值目前為“00h”(h表示的是該值以十六進制表示)，如圖8所示。值“00h”是指數(shù)據(jù)結(jié)構(gòu)和指令屬于版本3.0的AV/C一般規(guī)范。另外，如圖17所示，除“00h”以外的值被存儲為保留狀態(tài)，以用于將來的規(guī)范。
列表ID的尺寸表示的是列表ID的字節(jié)數(shù)。對象ID的尺寸表示的是對象ID的字節(jié)數(shù)。對象位置的尺寸表示的是要在控制操作中參照的列表中的位置(即字節(jié)數(shù))。根對象列表數(shù)表示的是根對象列表的數(shù)目。根對象列表ID表示的是用于識別分級中的獨立層內(nèi)最上面根對象列表的ID。
子單元相關(guān)長度是指后續(xù)子單元相關(guān)信息字段的字節(jié)數(shù)。子單元相關(guān)信息是表示各功能專用的信息的字段。制造商相關(guān)長度表示的是后續(xù)制造商相關(guān)信息字段的字節(jié)數(shù)。制造商相關(guān)信息是表示有關(guān)由廠商(即制造商)確定的規(guī)范的信息。當(dāng)描述符沒有制造商相關(guān)信息時，不存在制造商相關(guān)信息字段。
圖18的示意圖表示的是圖16所示列表ID指定范圍。如圖18所示，值“0000h至0FFFh”和“4000h至FFFFh”被存儲為保留狀態(tài)，以用于將來的規(guī)范。值“1000h至3FFFh”和“10000h至最大列表ID值”是為識別有關(guān)功能類型的相關(guān)信息而生成的。
接下來，將參照圖19至20來描述AV/C指令集。如圖20所示，控制器為控制方，目標(biāo)為受控方。通過采用IEEE 1394異步傳送中的寫入事務(wù)處理，在各節(jié)點之間發(fā)送和接收指令。在從控制器接收數(shù)據(jù)時，目標(biāo)向控制器返回確認(rèn)，用于通知其已接收到數(shù)據(jù)。
圖20的示意圖進一步表示指令和響應(yīng)之間的關(guān)系。節(jié)點A通過IEEE1394總線連接到節(jié)點B。節(jié)點A為控制器，而節(jié)點B則為目標(biāo)。節(jié)點A和B中的每個上設(shè)置有各為512字節(jié)的指令寄存器和響應(yīng)寄存器。如圖20所示，控制器將指令消息寫入目標(biāo)中的指令寄存器93，以向其發(fā)出指令。相反，目標(biāo)將響應(yīng)消息寫入控制器中的響應(yīng)寄存器，以向其發(fā)出響應(yīng)。在這兩個消息之間，交換控制信息。以FCP發(fā)送的這種指令集被寫入數(shù)據(jù)字段中的CTS中，如圖25所示，待后述。
另外，對于接口裝置，IEEE 1394標(biāo)準(zhǔn)定義了1394開放主機控制器接口(后簡稱1394OHCI)，用于提供包括寄存器結(jié)構(gòu)、數(shù)據(jù)結(jié)構(gòu)等的公共安裝方法。該標(biāo)準(zhǔn)中還定義了對DMA(直接存儲器存取)單元的描述和用于高速傳送的主機接口。
1394OHCI采用了稱作異步傳送的異步傳送方法和稱作等時傳送的同步傳送方法。異步傳送采用了由IEEE 1394標(biāo)準(zhǔn)定義的所有請求/響應(yīng)，從而能夠使用DMA傳送從主機存儲器讀取數(shù)據(jù)，進行分組傳輸，并且還將數(shù)據(jù)寫入主機存儲器進行分組接收。
在等時傳送中，安裝有DMA控制器以用于發(fā)送和接收中的每一個，從而能夠控制從4個信道直至32個DMA信道。
這些DMA信道可以由上下文程序(狀態(tài)描述程序，context program)進行控制。該上下文程序包括由軟件存儲在存儲器中的多個描述符，從而可以根據(jù)這些描述符的內(nèi)容來執(zhí)行DMA傳送。
另外，還提供了循環(huán)主件(cycle master)的功能，它是由IEEE 1394標(biāo)準(zhǔn)定義的。1394OHCI中安裝有循環(huán)定時器和計數(shù)器，從而能夠發(fā)送循環(huán)開始分組。
圖21表示的是1394OHCI的硬件配置。1394OHCI單元30包括先入先出(FIFO)單元、用于控制DMA傳送的DMA控制器單元、和主機總線接口單元，它們?nèi)颗帕性谖锢韺雍玩溌穼?后統(tǒng)稱1394鏈路和物理單元)和具有基于IEEE 1394標(biāo)準(zhǔn)的主機總線的接口部分。根據(jù)分組數(shù)據(jù)的類型，F(xiàn)IFO單元被分類為多個部件。對應(yīng)于FIFO單元的類型，DMA控制器單元還提供有多個DMA上下文，從而上下文程序可以控制操作。
當(dāng)接收異步或等時數(shù)據(jù)時，在1394鏈路和物理單元接收到的數(shù)據(jù)分組被根據(jù)分組的類型適當(dāng)?shù)剡M行選擇，然后發(fā)送到FIFO單元。由此發(fā)送到FIFO的數(shù)據(jù)然后經(jīng)對應(yīng)的主機總線接口單元的DMA上下文發(fā)送到主機總線接口，以被傳送到主機總線。
另外，當(dāng)發(fā)送異步或等時數(shù)據(jù)時，根據(jù)對應(yīng)于數(shù)據(jù)分組類型的DMA上下文，分組數(shù)據(jù)經(jīng)主機總線接口單元發(fā)送到對應(yīng)的FIFO單元，然后以分組從1394鏈路和物理單元發(fā)送到IEEE 1394總線。
在1394OHCI中定義的寄存器空間描述如下。圖22和23表示的是寄存器結(jié)構(gòu)。通過在包含主機總線的空間中映射所示寄存器，可從主機總線進行存取。盡管省略了細(xì)節(jié)，寄存器內(nèi)容可以粗略地分成與等時傳送有關(guān)的設(shè)定部分、與異步傳送有關(guān)的設(shè)定部分、與中斷有關(guān)的設(shè)定部分、和與IEEE 1394標(biāo)準(zhǔn)有關(guān)的其他設(shè)定部分。
此外，實際上，在網(wǎng)絡(luò)配置中，IEEE 1394標(biāo)準(zhǔn)在可連接設(shè)備數(shù)、跳躍數(shù)和發(fā)送頻帶方面對規(guī)模和易用性提供有各種限制。為了放松這些限制以便擴展網(wǎng)絡(luò)規(guī)模，目前正對1394總線網(wǎng)橋進行標(biāo)準(zhǔn)化。
IEEE 1394標(biāo)準(zhǔn)采用的狀態(tài)控制寄存器中定義了10比特總線號和6比特總線號。在IEEE 1394標(biāo)準(zhǔn)中由節(jié)點號字段表示的一個總線中63個節(jié)點的性能進行了標(biāo)準(zhǔn)化。另外，采用10比特總線號字段來指定該字段的號，從而能夠擴展到1023個總線，對此，1394總線網(wǎng)橋標(biāo)準(zhǔn)試圖對這種1394網(wǎng)絡(luò)整體上的協(xié)議進行標(biāo)準(zhǔn)化。
1394網(wǎng)橋具有在其有必要在總線之間出現(xiàn)時經(jīng)多個總線傳播數(shù)據(jù)的功能。1394網(wǎng)橋包括一對節(jié)點，每個節(jié)點稱作入口(portal)。每個入口將對與其相連的總線和與另一入口相連的另一總線執(zhí)行處理。
采用這種1394網(wǎng)橋的1394網(wǎng)絡(luò)具有如圖24所示的配置。兩個總線的環(huán)形互連表示1394網(wǎng)橋，其每個半圓表示每個入口。另外如圖25所示，通過采用1394網(wǎng)橋而共同使用內(nèi)部總線連接，標(biāo)準(zhǔn)上最多可互連1023個總線。
上述1394OHCI的目前規(guī)范僅采用了IEEE 1394標(biāo)準(zhǔn)，而未考慮對用作網(wǎng)橋入口的1394網(wǎng)橋的功能的需要。
另外，1394OHCI的目前規(guī)范定義了“多等時接收模式”，用于成批地接收多個信道的等時數(shù)據(jù)，但未定義用于成批地發(fā)送多個信道的等時數(shù)據(jù)的“多等時發(fā)送模式”。亦即，該規(guī)范對多個信道的等時數(shù)據(jù)的發(fā)送未作太多的考慮。
因此，為了實現(xiàn)采用1394OHCI等的1394網(wǎng)橋入口的功能，以便將多個信道的等時數(shù)據(jù)傳送到遠端總線，必須采用DMA上下文將數(shù)據(jù)發(fā)送與這些信道的數(shù)目一樣多的次數(shù)，從而帶來了處理負(fù)荷增大的問題。
另外，為了將所接收到的等時數(shù)據(jù)傳送到另一總線，由于接收數(shù)據(jù)分組的內(nèi)容與發(fā)送數(shù)據(jù)分組的內(nèi)容不同，所以，所存在的問題是必須對接收到的數(shù)據(jù)進行處理后進行發(fā)送。
本發(fā)明的一個目的是提供一種信息處理設(shè)備等，其能夠有效地處理例如多個信道的等時數(shù)據(jù)。本發(fā)明另一目的是提供一種信息處理設(shè)備等，其能夠有效地對例如等時數(shù)據(jù)的傳送進行處理。
本發(fā)明的信息處理設(shè)備包括存儲器裝置，其可由單個DMA信道控制，用于以混合方式存儲多個信道的數(shù)據(jù)；信道指定裝置，用于從多個信道中指定一信道為發(fā)送目的地信道；和數(shù)據(jù)輸出裝置，用于控制單個DMA信道，以便從該存儲器裝置輸出由其本身指定的信道的數(shù)據(jù)。
另外，本發(fā)明用于處理信息的方法包括下述步驟以混合方式將多個信道的數(shù)據(jù)存儲到可由單個DMA信道控制的存儲器裝置；指定該多個信道中數(shù)據(jù)要被發(fā)送到的信道；和在該單個DMA信道的控制下，從該存儲器裝置輸出由該信道指定步驟指定的信道的數(shù)據(jù)。
另外，本發(fā)明的信息處理設(shè)備包括1394開放主機控制器接口單元，連接到主機總線；存儲器裝置，其被連接到該主機總線，用于以混合方式存儲多個信道的數(shù)據(jù)，并且可以由上述接口單元的單個DMA信道控制；物理層單元，連接到IEEE 1394總線；和鏈路層單元，設(shè)置在該物理層單元和上述接口單元之間。上述接口單元還包括信道指定裝置，用于指定該多個信道中的發(fā)送目的地信道；和數(shù)據(jù)輸出裝置，用于控制該單個DMA信道，以便從該存儲器裝置輸出由其本身指定的信道的數(shù)據(jù)。
根據(jù)本發(fā)明，可以由1394OHCI單元的單個DMA信道控制存儲器裝置例如連接到主機總線，其中，存儲器裝置中以混合方式存儲例如多個信道的數(shù)據(jù)。另外，例如，該接口單元的信道指定裝置指定多個信道中的發(fā)送目的地信道。在例如接口單元的單個DMA信道控制下，待發(fā)送的指定信道的數(shù)據(jù)實際上從存儲器裝置輸出。因此，可由單個DMA信道來控制多個信道的數(shù)據(jù)的發(fā)送，以便有效地處理例如多個信道的等時數(shù)據(jù)。
另外，本發(fā)明的信息處理設(shè)備包括分組接收裝置，用于接收第一傳送分組；接收數(shù)據(jù)生成裝置，用于從由該分組接收裝置接收到的該第一傳送分組生成接收數(shù)據(jù)；發(fā)送數(shù)據(jù)生成裝置，用于從該接收數(shù)據(jù)生成具有與由該接收數(shù)據(jù)生成裝置生成的該接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)；和分組發(fā)送裝置，用于從由該發(fā)送數(shù)據(jù)生成裝置生成的該發(fā)送數(shù)據(jù)生成和發(fā)送第二傳送分組。
另外，本發(fā)明用于處理信息的方法包括下述步驟接收第一傳送分組；從由該分組接收步驟接收到的該第一傳送分組生成接收數(shù)據(jù)；從該接收數(shù)據(jù)生成具有與由該接收數(shù)據(jù)生成步驟生成的該接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)；和從由該發(fā)送數(shù)據(jù)生成步驟生成的該發(fā)送數(shù)據(jù)生成和發(fā)送第二傳送分組，并且發(fā)送該第二傳送分組。
另外，本發(fā)明用于互連第一總線和第二總線的網(wǎng)橋包括分組接收裝置，用于從該第一總線接收第一傳送分組；接收數(shù)據(jù)生成裝置，用于從由該分組接收裝置接收到的該第一傳送分組生成接收數(shù)據(jù)；發(fā)送數(shù)據(jù)生成裝置，用于從該接收數(shù)據(jù)生成具有與由該接收數(shù)據(jù)生成裝置生成的該接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)；和分組發(fā)送裝置，用于從由該發(fā)送數(shù)據(jù)生成裝置生成的該發(fā)送數(shù)據(jù)生成第二傳送分組，并將該傳送分組發(fā)送到該第二總線。
此外，本發(fā)明用于互連第一IEEE 1394總線和第二IEEE 1394總線的網(wǎng)橋包括連接到第一IEEE 1394總線的第一網(wǎng)橋入口和連接到第二IEEE 1394總線的第二網(wǎng)橋入口，其配置為該第一網(wǎng)橋入口包括連接到該第一IEEE1394總線的第一物理層單元、連接到主機總線的第一1394OHCI單元、和設(shè)置在該第一物理層單元和上述第一接口單元之間的第一鏈路層單元；同時，該第二網(wǎng)橋入口包括連接到該第二IEEE 1394總線的第二物理層單元、連接到該主機總線的第二1394OHCI單元、和設(shè)置在該第二物理層單元和上述第二接口單元之間的第二鏈路層單元；因此，在該第一網(wǎng)橋入口一側(cè)，該第一鏈路層單元從由該第一物理層單元從第一IEEE 1394總線接收到的第一傳送分組生成接收數(shù)據(jù)，然后將其經(jīng)上述第一接口單元發(fā)送到該主機總線，同時，在該第二網(wǎng)橋入口一側(cè)，經(jīng)接口單元，將具有與該接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)從該主機總線發(fā)送到該鏈路層單元，該第二鏈路層單元依次從該發(fā)送數(shù)據(jù)生成第二傳送分組，并且經(jīng)該第二物理層單元將其發(fā)送到該第二IEEE 1394總線。
根據(jù)本發(fā)明，第一網(wǎng)橋入口的第一物理層單元從第一IEEE 1394總線接收第一傳送分組，例如等時數(shù)據(jù)分組，然后該分組被傳送到第一鏈路層單元。接下來，第一鏈路層單元從該第一傳送分組中去除首標(biāo)CRC和數(shù)據(jù)CRC，或者向其附加必要的信息，從而生成接收數(shù)據(jù)。該接收數(shù)據(jù)也被處理，以具有與由發(fā)送數(shù)據(jù)生成裝置所生成的發(fā)送數(shù)據(jù)相同的首標(biāo)。
另外，將發(fā)送數(shù)據(jù)從主機總線發(fā)送到第二網(wǎng)橋入口。該發(fā)送數(shù)據(jù)是由連接到主機總線的發(fā)送數(shù)據(jù)生成裝置生成的。例如，接收數(shù)據(jù)包括僅在接收時所需的信息，從而發(fā)送數(shù)據(jù)生成裝置從該接收數(shù)據(jù)中刪除僅在接收時所需的信息，從而生成發(fā)送數(shù)據(jù)。因此，接收數(shù)據(jù)和發(fā)送數(shù)據(jù)具有相同的首標(biāo)信息。
該發(fā)送數(shù)據(jù)被傳送到第二網(wǎng)橋入口的第二鏈路層單元。第二鏈路層單元接著向該發(fā)送數(shù)據(jù)附加首標(biāo)CRC、數(shù)據(jù)CRC等，從而生成第二傳送分組，然后經(jīng)第二物理層單元將該分組發(fā)送到第二IEEE 1394總線。
由于如此處理接收數(shù)據(jù)和發(fā)送數(shù)據(jù)使之具有相同的首標(biāo)信息，以便例如在進行從接收數(shù)據(jù)獲得發(fā)送數(shù)據(jù)的處理時提供共用數(shù)據(jù)格式，所以，可以僅通過從接收數(shù)據(jù)中刪除僅在接收時所需的信息來獲得發(fā)送數(shù)據(jù)。這樣，就可以更有效地處理如等時數(shù)據(jù)的傳送。
圖1是表示基于IEEE 1394標(biāo)準(zhǔn)的數(shù)據(jù)傳送的時序圖；圖2是表示由IEEE 1394標(biāo)準(zhǔn)規(guī)定的線纜的剖面圖；圖3是表示采用IEEE 1394標(biāo)準(zhǔn)的網(wǎng)絡(luò)配置示例的框圖；圖4是表示基于IEEE 1394標(biāo)準(zhǔn)的接口部件和協(xié)議體系結(jié)構(gòu)的視圖；圖5是表示異步傳送分組的示意圖；圖6A和6B是說明仲裁的示意圖；圖7是表示等時傳送分組的示意圖；圖8是表示在CSR中的尋址的示意圖；圖9是表示主CSR的示例性位置、名稱和操作的示意圖；圖10是表示示例性一般ROM格式的示意圖；圖11是表示示例性總線信息塊、根目錄和單元目錄的示意圖；圖12是表示示例性PCR結(jié)構(gòu)的示意圖；圖13A至13D分別是表示oMPR、oPCR、iMPR和iPCR的示例性結(jié)構(gòu)的示意圖；圖14是表示插頭、插頭控制寄存器和發(fā)送信道之間示例性關(guān)系的示意圖；圖15是表示在描述符的分級中示例性數(shù)據(jù)結(jié)構(gòu)的示意圖；圖16是表示描述符的示例性格式的示意圖；圖17是表示圖16的示例性世代ID的示意圖；圖18是表示圖16的示例性列表ID的示意圖；圖19是表示FCP的指令和響應(yīng)之間關(guān)系的示意圖20是更詳細(xì)地表示圖19的指令和響應(yīng)之間關(guān)系的示意圖；圖21是表示1394OHCI單元的硬件配置的框圖；圖22是表示1394OHCI中寄存器結(jié)構(gòu)的表格；圖23是表示1394OHCI中寄存器結(jié)構(gòu)的繼續(xù)的表格；圖24是表示采用1394網(wǎng)橋的1394網(wǎng)絡(luò)的基本配置的框圖；圖25是表示采用多個1394網(wǎng)橋的1394網(wǎng)絡(luò)的配置示例的框圖；圖26是表示采用1394網(wǎng)橋的1394網(wǎng)絡(luò)的配置示例的框圖；圖27是表示1394網(wǎng)橋詳細(xì)配置的框圖；圖28是解釋DMA上下文中處理輪廓的示意圖；圖29是表示用于等時接收的上下文控制寄存器的格式的示意圖；圖30是表示用于等時接收的信道掩蔽寄存器的格式(對于多信道接收)的示意圖；圖31是表示用于等時接收的指令指針寄存器的格式的示意圖；圖32是表示用于等時接收的描述符的格式的示意圖；圖33的示意圖表示在緩沖器填充模式中等時接收的流程圖；圖34的示意圖表示的是在按分組的緩沖器(packet-per-buffer)模式中的等時接收的流程圖；圖35的示意圖表示的是等時接收數(shù)據(jù)格式；圖36的示意圖表示的是等時數(shù)據(jù)分組的格式；圖37的示意圖表示的是用于等時發(fā)送的上下文控制寄存器的格式；圖38的示意圖表示的是用于等時發(fā)送的指令指針寄存器的格式；圖39A至39C的示意圖表示的是用于等時發(fā)送的描述符的格式；圖40的示意圖表示的是等時發(fā)送數(shù)據(jù)格式；圖41的示意圖表示的新定義的的等時接收數(shù)據(jù)格式；圖42的示意圖表示的是新定義的等時接收上下文控制寄存器的格式；圖43的示意圖表示的是新定義的等時發(fā)送上下文控制寄存器的格式；圖44的示意圖表示的是新定義的等時發(fā)送信道掩蔽寄存器的格式(用于多信道發(fā)送)；和圖45的示意圖用于解釋等時傳送示例。
下面將參照附圖來描述本發(fā)明的實施例。
圖26表示的是采用1394網(wǎng)橋的1394網(wǎng)絡(luò)的配置示例。該網(wǎng)絡(luò)包括1394總線101(總線#1)、另一1394總線102(總線#2)、1394網(wǎng)橋103、連接到1394總線101的節(jié)點104和105、及連接到1394總線102的節(jié)點106。在該配置中，1394網(wǎng)橋103包括成一對的兩個網(wǎng)橋入口103a和103b。這些網(wǎng)橋入口103和103b均以這種配置作為節(jié)點存在，即，網(wǎng)橋入口103a連接到1394總線101，網(wǎng)橋入口103b連接到1394總線102。
在該實施例中，網(wǎng)橋入口103a和103b上均設(shè)置有采用1394OHCI的IEEE1394數(shù)字串行數(shù)據(jù)接口裝置。圖27表示的是1394網(wǎng)橋103的詳細(xì)配置。
該1394網(wǎng)橋103包括控制CPU(中央處理器)111、存儲器112、主機總線113、網(wǎng)橋入口103a、和網(wǎng)橋入口103b。
網(wǎng)橋入口103a包括1394OHCI單元124a、鏈路層(Link)單元125a和物理層(PHY)單元126a，其中單元124a包括主機總線接口單元121a、DMA控制器單元122a和FIFO單元123a。類似地，網(wǎng)橋入口103b包括1394OHCI單元124b、鏈路層(Link)單元125b和物理層(PHY)單元126b，其中單元124b包括主機總線接口單元121b、DMA控制器單元122b和FIFO單元123b。假設(shè)1394OHCI單元124a和124b具有與上述圖21所示幾乎相同的硬件配置。
如上所述，1394OHCI能夠進行等時發(fā)送和接收。下面將描述采用1394OHCI的等時接收的方法。
1394OHCI中具有被定義用于等時接收的DMA上下文，從而上下文數(shù)的范圍從最小4個至最大32個。用于控制這些上下文的上下文程序包括描述符的集合，其中每個設(shè)定由主機側(cè)生成的接收緩沖器(數(shù)據(jù)緩沖器)的地址。另外，接收信道的接收模式和接收開始的處理是采用在1394OHCI上提供的用于控制上下文的寄存器進行的。由主機側(cè)等生成的描述符地址與被設(shè)置在該寄存器中。圖28表示的是上述處理的概況。上下文控制寄存器被用于設(shè)置發(fā)送和接收的接通/關(guān)閉，設(shè)置模式等。指令指針寄存器表示主機存儲器上的描述符地址。
圖29表示的是等時接收中所使用的上下文控制寄存器的格式。該寄存器具有用于掩蔽各種接收設(shè)置和控制其行為的比特。具體地講，該寄存器具有緩沖器填充比特(bufferFill)、iso首標(biāo)比特(isoHeader)、循環(huán)匹配允許比特(cycleMatchEnable)、多信道比特(multiChanMode)、運行比特(run)、喚醒比特(wake)、失效比特(dead)、有效比特(activ)、速度字段(spd)、和事件代碼字段(even code)。
緩沖器填充比特(bufferFill)被用于設(shè)置接收模式。有兩種的接收模式，即“緩沖器填充模式”和“按分組的緩沖器模式”，“緩沖器填充模式”中，不管數(shù)據(jù)分組尺寸如何，在填充指定的緩沖器之后，立即將數(shù)據(jù)裝入下一個緩沖器，“按分組的緩沖器模式”中，將所接收到的每個數(shù)據(jù)分組裝入每個緩沖器。當(dāng)將緩沖器填充比特設(shè)置為1時，在處理時激活“緩沖器填充模式”。該處理將在下文詳述。
iso首標(biāo)比特(isoHeader)被用于判定與接收時的等時首標(biāo)有關(guān)的處理。當(dāng)該比特被設(shè)置為1時，包括等時首標(biāo)的數(shù)據(jù)被裝入接收緩沖器，而當(dāng)被設(shè)置為0時，僅有等時數(shù)據(jù)被裝入接收緩沖器。
循環(huán)匹配允許比特(cycleMatchEnable)被用于指定接收時的觸發(fā)器條件。當(dāng)該比特被設(shè)置為1時，從1394總線上指定的循環(huán)計時器的循環(huán)值開始接收等時數(shù)據(jù)。另一方面，當(dāng)該比特被設(shè)置為0時，直接從接收開始時間點開始接收數(shù)據(jù)。
多信道比特(multiChanMode)被用于進行采用一個DMA上下文處理多個等時數(shù)據(jù)信道的設(shè)置。在通常的模式中，采用每個等時信道的一個DMA上下文來接收數(shù)據(jù)。如果多信道比特被設(shè)置為1，則激活多信道模式，其中，每次可接收多個等時數(shù)據(jù)信道。在這種情況下，等時數(shù)據(jù)按照其被接收的順序被存儲在相同的緩沖器中。
為了采用該模式，必須指定要接收數(shù)據(jù)的信道。該信道是采用信道掩蔽寄存器指定的。信道掩蔽寄存器的格式如圖30所示。當(dāng)寄存器中對應(yīng)于等時比特的比特被設(shè)置為1時，可接收相應(yīng)信道的數(shù)據(jù)。
運行比特(run)被用于觸發(fā)接收開始。當(dāng)從軟件向該比特寫入1時，1394OHCI在指定的條件下開始數(shù)據(jù)接收。
喚醒比特(wake)被用于激活硬件和軟件之間簡單的信標(biāo)。在等時接收期間，在需要時，必須附加其中要存儲接收數(shù)據(jù)的緩沖器。盡管采用軟件附加了這種緩沖器，但是需要有將這種附加通知硬件的裝置。由該比特來擔(dān)當(dāng)該角色。當(dāng)硬件得知喚醒比特已被設(shè)置為1時，其識別已附加了新的緩沖器，然后執(zhí)行必要的處理。
失效比特(dead)由硬件設(shè)置。如果由于任何故障引起接收停止，則該比特被設(shè)置為1。
有效比特(activ)也由硬件設(shè)置。當(dāng)正進行等時接收時該比特被保持為1。
速度字段(spd)被用于指示所接收到的等時數(shù)據(jù)的接收速度。由硬件設(shè)置的事件代碼字段(even code)被用于發(fā)布接收結(jié)果。當(dāng)出現(xiàn)差錯等時，在該字段中設(shè)置對應(yīng)于差錯類型的差錯代碼。因此，軟件能夠參照該代碼來識別差錯的起因。
為了采用1394OHCI進行等時接收，需要一描述符來例如指定其中要存儲接收數(shù)據(jù)的緩沖器。這種描述符包括接收數(shù)據(jù)類型、接收模式指定、存儲接收數(shù)據(jù)的緩沖器地址等上下文程序所需要的參數(shù)。這種描述符是由軟件如圖31所示通過將其頂部地址設(shè)置到用于等時接收的指令指針寄存器的方式生成的，并且允許從硬件側(cè)進行參照。
圖32表示的是這種描述符的格式。對該描述符每個字段的詳細(xì)描述被省略了。該描述符的數(shù)據(jù)地址字段中設(shè)置有存儲有接收數(shù)據(jù)的緩沖器的地址。
另外，如上所述，可以以“緩沖器填充模式”和“按分組的緩沖器模式”兩個模式中的一個模式來進行等時接收，在“緩沖器填充模式”中，當(dāng)填充指定的緩沖器時，將數(shù)據(jù)裝入下一個緩沖器，而在“按分組的緩沖器模式”中，所接收到的每個數(shù)據(jù)分組被裝入每個緩沖器，其等時接收的流程分別示于圖33和34中。
在多信道模式中，使用上述兩個模式中的“緩沖器填充模式”。如圖33中所示，在多信道模式中，多個等時數(shù)據(jù)信道在每次循環(huán)時被裝入緩沖器中。
圖35表示的是被裝入緩沖器的每個信道的接收數(shù)據(jù)的格式。該格式被用于利用附于其上的等時首標(biāo)接收數(shù)據(jù)的情況下。該接收數(shù)據(jù)包括首標(biāo)信息、接收時間信息(timeStamp)和表示接收狀態(tài)的信息，該首標(biāo)信息包括數(shù)據(jù)長度(dataLength)、等時數(shù)據(jù)格式標(biāo)簽、等時信道(chanNum)、和事務(wù)處理代碼(tCode)和同步代碼(sy)、以及等時數(shù)據(jù)(isochronous data)。
其中，數(shù)據(jù)長度(dataLength)表示的是等時數(shù)據(jù)的長度。如果等時數(shù)據(jù)不是以4字節(jié)為單位給出，則附加填充位(padding)。該填充位的值為0。圖36表示的是經(jīng)IEEE 1394總線傳送的等時數(shù)據(jù)分組的格式?？蓮脑搱D看出，圖35中所示的首標(biāo)信息和等時數(shù)據(jù)是通過從圖36中所示的等時分組中去掉首標(biāo)CRC和數(shù)據(jù)CRC而得到的。
在多信道模式中，始終采用圖35所示的格式。此外，也可以定義這樣一種情況，即，僅接收等時數(shù)據(jù)，而不接受等時首標(biāo)，其描述在此省略。
下面將描述1394OHCI中的等時發(fā)送的方法。1394OHCI中定義有用于等時發(fā)送的DMA上下文，從而上下文的數(shù)目范圍從最小4到最大32。圖28中所示的這種形式的處理是采用與上述等時接收相同的方法執(zhí)行的。
圖37表示的是等時發(fā)送中所使用的上下文控制寄存器的格式。該寄存器包括用于進行各種發(fā)送設(shè)置并且控制其行為的比特。該寄存器被提供有循環(huán)匹配允許比特(cycleMatchEnable)、循環(huán)匹配字段(cycleMatch)，從而能夠?qū)Πl(fā)送開始定時進行控制。當(dāng)將循環(huán)匹配允許比特設(shè)置為1時，從在循環(huán)匹配字段中設(shè)置的循環(huán)定時點開始進行發(fā)送。另一方面，如果循環(huán)匹配允許比特被設(shè)置為0，則在執(zhí)行上述開始操作的時間點開始進行發(fā)送。這里省略了對其他參數(shù)的描述，因為它們已參照上述等時發(fā)送上下文控制寄存器(參照圖29)進行了描述。
為了采用1394OHCI來進行等時發(fā)送，需要一描述符來例如指定其中要存儲發(fā)送數(shù)據(jù)的緩沖器。這種描述符包括發(fā)送數(shù)據(jù)類型、發(fā)送模式指定、存儲發(fā)送數(shù)據(jù)的緩沖器地址等上下文程序所需要的參數(shù)。這種描述符是由軟件通過在用于等時發(fā)送的指令指針寄存器設(shè)置其頂部地址的方式生成的，并且允許從硬件端進行參照。
圖39A至39C表示的是所使用的描述符的格式。圖39A所示的描述符用于表示定時首標(biāo)，圖39B所示的描述符用于表示等時數(shù)據(jù)，而圖39C所示的是等時數(shù)據(jù)的結(jié)束，這些描述符全部位于物理上連續(xù)的空間內(nèi)。這里省略對這些描述符的每個字段的詳細(xì)描述。在這些描述符的數(shù)據(jù)地址字段中設(shè)置的內(nèi)容提供了其中存儲發(fā)送數(shù)據(jù)的緩沖器的地址。
圖40表示的是存儲在緩沖器中的每個發(fā)送數(shù)據(jù)信道的格式。該發(fā)送數(shù)據(jù)包括包括首標(biāo)信息以及等時數(shù)據(jù)(isochronous data)，該首標(biāo)信息包括數(shù)據(jù)長度(dataLength)、等時數(shù)據(jù)格式標(biāo)簽(tag)、等時信道(chanNum)、事務(wù)處理代碼(tCode)、同步代碼(sy)、和速度(spd)。
其中，數(shù)據(jù)長度(dataLength)表示的是等時數(shù)據(jù)的長度。如果等時數(shù)據(jù)不是以4字節(jié)為單位給出，則附加填充位(padding)。該填充位的值為0。
如果采用1394OHCI的上述等時發(fā)送/接收方法的規(guī)范被用來經(jīng)1394網(wǎng)橋傳送多個等時數(shù)據(jù)信道，則必須在發(fā)送和接收時對這些等時信道中的每個進行處理，因為未對用于發(fā)送的多信道模式進行定義。因此，必須對DMA上下文進行與等時信道的數(shù)目一樣多的次數(shù)的處理，從而提高DMA處理負(fù)荷。
為了對此進行預(yù)防，本發(fā)明將定義新穎的等時發(fā)送模式。對于數(shù)據(jù)格式，本發(fā)明將提供對發(fā)送和接收共用的數(shù)據(jù)格式，從而降低軟件負(fù)荷。
首先，在1394OHCI中，在等時發(fā)送和接收兩者中擴展數(shù)據(jù)格式。在現(xiàn)有技術(shù)的接收數(shù)據(jù)格式中，如圖35所示，沒有提供用于指定在發(fā)送數(shù)據(jù)格式中所需的速度的字段。
圖41表示的是新定義的等時接收數(shù)據(jù)格式。該數(shù)據(jù)格式上設(shè)有速度字段(spd)，用于表示所采用速度，并且具有與如圖40所示的發(fā)送數(shù)據(jù)格式相同的首標(biāo)信息。其他字段與現(xiàn)有技術(shù)的接收數(shù)據(jù)格式的相同。
另一方面，圖42表示新定義的等時接收上下文控制寄存器的數(shù)據(jù)格式。該格式設(shè)有轉(zhuǎn)發(fā)流比特(fwdStream)。當(dāng)該比特被設(shè)置為1時，所接收到的等時數(shù)據(jù)被轉(zhuǎn)發(fā)到其他總線，從而采用圖41所示的上述數(shù)據(jù)格式來進行接收。該轉(zhuǎn)發(fā)流比特(fwdStream)能夠?qū)⑦@種類型的接收與通常類型的接收區(qū)別開來。圖42的其他字段與現(xiàn)有技術(shù)格式的相同(參見圖29)。
這里，要注意的是，如圖41所示，在等時接收數(shù)據(jù)中，附加在接收時間處的時間信息(timeStamp)和表示接收狀態(tài)的信息(xferStatus)。這些信息僅在接收時需要，而等時發(fā)送數(shù)據(jù)則不需要(參見圖40)。因此，等時接收數(shù)據(jù)與等時發(fā)送數(shù)據(jù)之間的不匹配之處在于，前者包含有在接收時間處的時間信息(timeStamp)和表示接收狀態(tài)的信息(xferStatus)。
因此，在本實施例中，跳過(去除)已附加了在接收時的時間信息(timeStamp)和表示接收狀態(tài)的信息(xferStatus)的一個四字節(jié)組，以便由此生成等時發(fā)送數(shù)據(jù)。為了能夠進行這種發(fā)送操作，擴展等時發(fā)送上下文控制寄存器的格式。
圖43表示的是新定義的等時發(fā)送上下文控制寄存器的格式。該格式設(shè)有轉(zhuǎn)發(fā)流比特(fwdStream)。當(dāng)該比特被設(shè)置為1時，等時發(fā)送數(shù)據(jù)被處理作為從另一總線接收到的數(shù)據(jù)。亦即，要被發(fā)送的數(shù)據(jù)被識別為具有圖41所示的配置，跳過了已附加了在接收時的時間信息(timeStamp)和表示接收狀態(tài)的信息(xferStaus)的一個四字節(jié)組。
因此，通過提供對發(fā)送側(cè)和接收側(cè)兩者共用的數(shù)據(jù)格式，等時數(shù)據(jù)能夠經(jīng)多個總線傳送，而不必由軟件來處理數(shù)據(jù)內(nèi)容。盡管上述實施例采用了數(shù)據(jù)跳躍硬件功能，但實際上，可在發(fā)送和接收時均采用完全相同的格式，從而消除了對數(shù)據(jù)的任何處理。
另外，圖43中所示的上下文控制寄存器格式設(shè)有多信道模式比特(multiChanMode)。其他字段與現(xiàn)有技術(shù)的格式相同(參見圖37)。當(dāng)該多信道模式比特被設(shè)置為1時，進行等時發(fā)送，假設(shè)涉及到多個等時數(shù)據(jù)信道。亦即，可以采用一個DMA上下文來發(fā)送多個數(shù)據(jù)信道。
此外，為了使用該多信道模式，必須指定數(shù)據(jù)要被發(fā)送到的信道。因此，要定義發(fā)送信道掩蔽寄存器的格式。圖44表示信道掩蔽寄存器格式。通過在寄存器中將相應(yīng)于等時信道的比特設(shè)定為1，可將該數(shù)據(jù)發(fā)送到該信道。
下面將參照圖45來描述如何將圖26所示1394網(wǎng)絡(luò)上的等時數(shù)據(jù)分組從1394總線101(總線#1)轉(zhuǎn)發(fā)到1394總線(總線#2)。
首先，網(wǎng)橋入口103a從總線#1接收等時數(shù)據(jù)分組(參見圖36)。在這種情況下，在物理層(PHY)單元126a上接收到的等時數(shù)據(jù)分組被傳送到鏈路層(Link)單元125a。然后，根據(jù)1394OHCI規(guī)范，接收數(shù)據(jù)經(jīng)構(gòu)成1394OHCI單元124a的FIFO單元123a、DMA控制器單元122a和主機總線接口單元121a傳送到存儲器112并存儲。在這種情況下，如果等時接收上下文控制寄存器的轉(zhuǎn)發(fā)流比特(fwdStream)(參見圖42)被設(shè)置為1，則要被存儲在存儲器112中的每個等時信道的接收數(shù)據(jù)具有如圖41所示的格式。
該示例假設(shè)發(fā)送數(shù)據(jù)的#1、2和#3的三個等時信道的情況。如果在這種情況下等時接收上下文控制寄存器的多信道模式比特(multiChanMode)(參見圖42)被設(shè)置為1以激活多信道模式，則每個信道的接收數(shù)據(jù)在每次循環(huán)時裝入存儲器112，如圖45所示。在這種情況下，操作一個DMA上下文。因此，通過僅對1394OHCI單元124a的一個DMA信道進行操作，能夠接收多個信道的等時數(shù)據(jù)。
接下來，存儲在存儲器112中的等時數(shù)據(jù)由控制CPU進行處理，以便其可被傳送到總線#2，從而生成發(fā)送數(shù)據(jù)。如果在這種情況下等時發(fā)送上下文控制寄存器的轉(zhuǎn)發(fā)流比特(fwdStream)(參見圖43)被設(shè)置為1，則CPU 111能夠識別出被存儲在存儲器112中的要被發(fā)送的每個等時信道的數(shù)據(jù)(發(fā)送數(shù)據(jù))以圖41所示的格式給出。
在這種情況下，從被存儲在存儲器112中的每個信道的待發(fā)送數(shù)據(jù)，跳過已附加了在接收時間處的時間信息(timeStamp)和表示接收狀態(tài)的信息(xferStatus)的一個四字節(jié)組，從而容易地生成每個等時信道的發(fā)送數(shù)據(jù)(參見圖40)。
這樣生成的每個信道的發(fā)送數(shù)據(jù)，經(jīng)構(gòu)成1394OHCI單元124a的主機總線接口單元121a、DMA控制器單元122a和FIFO單元123a，被根據(jù)1394OHCI規(guī)范傳送到鏈路層(Link)單元125b。
如果在這種情況下等時發(fā)送上下文控制寄存器的多信道模式比特(multiChanMode)(參見圖43)被設(shè)置為1以激活多信道模式，則數(shù)據(jù)被識別為屬于多個等時信道，然后被處理以用于等時發(fā)送。在這種情況下，操作一個DMA上下文。因此，通過僅對1394OHCI單元124b的一個DMA信道進行操作，能夠接收多個信道的等時數(shù)據(jù)。
另外，在每個信道的發(fā)送數(shù)據(jù)(參見圖40)要從1394OHCI 124b傳送到的鏈路層(Link)單元125b上，根據(jù)由此傳送的發(fā)送數(shù)據(jù)來產(chǎn)生等時數(shù)據(jù)分組(參見圖36)。然后，在該鏈路層(Link)單元125b上產(chǎn)生的等時數(shù)據(jù)分組經(jīng)物理層(PHY)單元126b發(fā)送到1394總線(總線#2)102。
因此，在該實施例中，通過將等時發(fā)送上下文控制寄存器的多信道模式比特(multiChanMode)(參見圖43)設(shè)置為1，可進入多信道模式。然后，通過僅操作1394OHCI單元124b的一個DMA信道，可發(fā)送多個信道的等時數(shù)據(jù)，從而改善對多個信道的等時數(shù)據(jù)的處理效率。
另外，在該實施例中，通過將等時接收上下文控制寄存器的轉(zhuǎn)發(fā)流比特(fwdStrean)(參見圖42)設(shè)置為1，待存儲在存儲器112中的每個等時信道的等時數(shù)據(jù)能夠以共用格式給出，從而具有與發(fā)送數(shù)據(jù)相同的首標(biāo)信息(參見圖41和42)。
在這種情況下，由于等時發(fā)送上下文控制寄存器的轉(zhuǎn)發(fā)流比特(fwdStream)(參見圖43)已設(shè)置為1，因此，CPU 111能夠從被存儲在存儲器112中的每個信道的數(shù)據(jù)跳過已附加了在接收時間處的時間信息(timeStamp)和表示接收狀態(tài)的信息(xferStatus)的一個四字節(jié)組，從而容易地生成每個等時信道的發(fā)送數(shù)據(jù)。這就使得能夠更有效地處理等時數(shù)據(jù)的傳送。
通過本發(fā)明，可采用單個DMA信道來控制多個信道的數(shù)據(jù)，從而有效地處理例如多個信道的等時數(shù)據(jù)。此外，根據(jù)本發(fā)明，能夠在數(shù)據(jù)傳送期間提供對發(fā)送和接收均共用的數(shù)據(jù)格式，從而改善對例如等時數(shù)據(jù)的處理效率。
權(quán)利要求
1.一種信息處理設(shè)備，包括存儲器裝置，其可由單個DMA信道控制，用于以混合方式存儲多個信道的數(shù)據(jù)；信道指定裝置，用于指定所述多個信道中數(shù)據(jù)要被發(fā)送到的信道；和數(shù)據(jù)輸出裝置，用于在所述單個DMA信道的控制下，從所述存儲器裝置輸出由所述信道指定裝置指定的信道的數(shù)據(jù)。
2.一種信息處理設(shè)備，包括1394OHCI(開放主機控制器接口)單元，連接到一主機總線；存儲器裝置，其被連接到所述主機總線，并且可以由所述接口單元的單個DMA信道控制，用于以混合方式存儲多個信道的數(shù)據(jù)；物理層單元，連接到IEEE1394總線；和鏈路層單元，設(shè)置在所述物理層單元和所述接口單元之間，其中，所述接口單元包括信道指定裝置，用于指定所述多個信道中數(shù)據(jù)要被發(fā)送到的信道；和數(shù)據(jù)輸出裝置，用于在所述單個DMA信道的控制下，從所述存儲器裝置輸出由所述信道指定裝置指定的信道的數(shù)據(jù)。
3.如權(quán)利要求2所述的信息處理設(shè)備，其中所述主機控制器接口是1394OHCI單元，并且所述總線是IEEE1394總線。
4.一種信息處理設(shè)備，包括分組接收裝置，用于接收第一傳送分組；接收數(shù)據(jù)生成裝置，用于從由所述分組接收裝置接收到的所述第一傳送分組生成接收數(shù)據(jù)；發(fā)送數(shù)據(jù)生成裝置，用于從所述接收數(shù)據(jù)生成具有與由所述接收數(shù)據(jù)生成裝置生成的所述接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)；和分組發(fā)送裝置，用于從由所述發(fā)送數(shù)據(jù)生成裝置生成的所述發(fā)送數(shù)據(jù)生成和發(fā)送第二傳送分組。
5.如權(quán)利要求4所述的信息處理設(shè)備，其中，所述接收數(shù)據(jù)包括僅在接收時必需的信息；和所述發(fā)送數(shù)據(jù)生成裝置從所述接收數(shù)據(jù)中刪除僅在接收時必需的信息，從而生成所述發(fā)送數(shù)據(jù)。
6.如權(quán)利要求5所述的信息處理設(shè)備，其中，所述僅在接收時必需的信息是在接收時的時間信息。
7.如權(quán)利要求5所述的信息處理設(shè)備，其中，所述僅在接收時必需的信息是表示接收狀態(tài)的信息。
8.如權(quán)利要求4所述的信息處理設(shè)備，還包括用于指令所述接收數(shù)據(jù)的首標(biāo)應(yīng)與所述發(fā)送數(shù)據(jù)的首標(biāo)相匹配的裝置。
9.如權(quán)利要求4所述的信息處理設(shè)備，其中，還包括用于指示所述接收數(shù)據(jù)的首標(biāo)與所述發(fā)送數(shù)據(jù)的首標(biāo)相匹配的裝置。
10.一種互連第一總線和第二總線的網(wǎng)橋，包括分組接收裝置，用于從所述第一總線接收第一傳送分組；接收數(shù)據(jù)生成裝置，用于從由所述分組接收裝置接收到的所述第一傳送分組生成接收數(shù)據(jù)；發(fā)送數(shù)據(jù)生成裝置，用于從所述接收數(shù)據(jù)生成具有與由所述接收數(shù)據(jù)生成裝置生成的所述接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)；和分組發(fā)送裝置，用于從由所述發(fā)送數(shù)據(jù)生成裝置生成的所述發(fā)送數(shù)據(jù)生成第二傳送分組，并且將所述傳送分組發(fā)送到所述第二總線。
11.一種網(wǎng)橋，具有連接到第一IEEE 1394總線的第一網(wǎng)橋入口和連接到第二IEEE 1394總線的第二網(wǎng)橋入口，用于互連所述第一IEEE 1394總線和所述第二IEEE 1394總線，其中，所述第一網(wǎng)橋入口包括連接到所述第一IEEE 1394總線的第一物理層單元、連接到主機總線的第一1394OHCI單元、和設(shè)置在所述物理層單元和所述第一接口單元之間的第一鏈路層單元；所述第二網(wǎng)橋入口包括連接到所述第二IEEE 1394總線的第二物理層單元、連接到所述主機總線的第二1394OHCI單元、和設(shè)置在所述第二物理層單元和所述第二接口單元之間的第二鏈路層單元；所述第一網(wǎng)橋入口一側(cè)在所述第一鏈路層單元從由所述第一物理層單元從第一IEEE 1394總線接收到的第一傳送分組生成接收數(shù)據(jù)，然后將所述接收數(shù)據(jù)經(jīng)所述第一接口單元發(fā)送到所述主機總線；和所述第二網(wǎng)橋入口一側(cè)經(jīng)所述第二接口單元將具有與所述接收數(shù)據(jù)相同的首標(biāo)的發(fā)送數(shù)據(jù)從所述主機總線發(fā)送到所述鏈路層單元，在所述第二鏈路層單元從所述發(fā)送數(shù)據(jù)生成第二傳送分組，并且經(jīng)所述第二物理層單元將所述第二傳送分組發(fā)送到所述第二IEEE 1394總線。
12.如權(quán)利要求11所述的網(wǎng)橋，其中，所述第一總線和第二總線基于IEEE 1394標(biāo)準(zhǔn)；和所述第一主機控制器接口單元和所述第二主機控制器接口單元為1394OHCI單元。
13.如權(quán)利要求11所述的網(wǎng)橋，還包括發(fā)送生成裝置，其連接到所述主機總線，用于從所述接收數(shù)據(jù)生成所述發(fā)送數(shù)據(jù)。
14.一種用于處理信息的方法，包括下述步驟以混合方式將多個信道的數(shù)據(jù)存儲到可由單個DMA信道控制的存儲器裝置；指定所述多個信道中數(shù)據(jù)要被發(fā)送到的信道；和在所述單個DMA信道的控制下，從所述存儲器裝置輸出由所述信道指定步驟指定的信道的數(shù)據(jù)。
15.一種用于處理信息的方法，包括下述步驟接收第一傳送分組；從由所述分組接收步驟接收到的所述第一傳送分組生成接收數(shù)據(jù)；從所述接收數(shù)據(jù)生成具有與由所述接收數(shù)據(jù)生成步驟生成的所述接收數(shù)據(jù)相同的首標(biāo)信息的發(fā)送數(shù)據(jù)；和從由所述發(fā)送數(shù)據(jù)生成步驟生成的所述發(fā)送數(shù)據(jù)生成第二傳送分組，并且發(fā)送所述第二傳送分組。
全文摘要
采用1394網(wǎng)橋改善了等時發(fā)送中處理等時數(shù)據(jù)的效率。1394OHCI單元124a的等時接收上下文控制寄存器的轉(zhuǎn)發(fā)流比特被設(shè)置為1,從而提供共用格式,使得存儲在存儲器112中的每個等時信道的接收數(shù)據(jù)可具有與發(fā)送數(shù)據(jù)相同的首標(biāo)信息。CPU111確認(rèn)1394OHCI的等時發(fā)送上下文控制寄存器的轉(zhuǎn)發(fā)流比特已被設(shè)置為1,然后僅通過從存儲在存儲器112中每個信道的待發(fā)送數(shù)據(jù)中刪除僅在接收時必需的信息(即時間信息和表示接收狀態(tài)的信息),生成每個等時信道的發(fā)送數(shù)據(jù)而不處理數(shù)據(jù)。
文檔編號G06F13/38GK1332415SQ0111900
公開日2002年1月23日 申請日期2001年5月16日 優(yōu)先權(quán)日2000年5月16日
發(fā)明者丹羽義勝, 赤井隆志, 桝永慎哉 申請人:索尼公司