專利名稱：同步動態(tài)隨機(jī)記憶模組的位址修正方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步動態(tài)隨機(jī)記憶模組的位址修正方法及裝置。
背景技術(shù)：
眾所周知，動態(tài)隨機(jī)記憶體(DRAM)的發(fā)展甚迅速，其已超越目前的主機(jī)板設(shè)計的適用能力，例如32MX4的同步動態(tài)記憶體其實際容量有256M，但目前的主機(jī)板例如Inte1815Chipset只能辨視及應(yīng)用前述32Mx4的同步動態(tài)記憶體的一半容量，亦即128M，如此將使昂貴的同步動態(tài)記憶體的銷售成本大打折扣，且亦會造成裝置的浪費。另外，同步動態(tài)隨機(jī)記憶體的成本甚高，若能將至少有一半的良品記憶容量的同步動態(tài)記憶體的良品部份加以利用，則可減少同步動態(tài)隨機(jī)記憶體的不量率，而可增加產(chǎn)業(yè)利用性。

發(fā)明內(nèi)容
為解決前述問題，本發(fā)明的發(fā)明人提出一種同步動態(tài)隨機(jī)記憶體模組的位址修正方法及裝置，其可通過改變同步動態(tài)隨機(jī)記憶模組中的一特定行列位址的性質(zhì)使主機(jī)板辨視其為更高階的同步動態(tài)隨機(jī)記憶模組，而形成可充分利用該同步動態(tài)隨機(jī)記憶體的全部容量的狀態(tài)，以提高經(jīng)濟(jì)效益及產(chǎn)業(yè)利用性。
另外，對于至少有一半容量為良品的同步動態(tài)隨機(jī)記憶體的一位址線指定成固定的信號值，則可使能通過該設(shè)定信號值的一半記憶體容量被利用，可增加其經(jīng)濟(jì)性以產(chǎn)業(yè)利用性而甚佳。
本發(fā)明的詳細(xì)構(gòu)成及實施方法以下參照


，但是該具體實施方式
并非對本發(fā)明的構(gòu)成以方法的限制，本發(fā)明的范圍當(dāng)從權(quán)利要求范圍中衍生出的其他改變、改造以及部分轉(zhuǎn)用，皆應(yīng)包含在本發(fā)明權(quán)利要求保護(hù)的范圍之內(nèi)。

圖1為本發(fā)明的第一實施例的構(gòu)成方框圖；圖2為本發(fā)明的第一實施例的信號狀況的示意圖；圖3為本發(fā)明的第二實施例的同步動態(tài)隨機(jī)記憶模組的行位址設(shè)定裝置的構(gòu)成方框圖；圖4為本發(fā)明的第二實施例的同步動態(tài)隨機(jī)記憶模組的信號圖。
附圖標(biāo)記說明10 行/列位址轉(zhuǎn)換單元11 第一選擇器12 第二選擇器13 列位址暫存器100行位址設(shè)定裝備110模式暫存器120選擇器130初期化器具體實施方式
圖1為本發(fā)明的同步動態(tài)隨機(jī)記憶模組的構(gòu)成方框圖，圖2為該模組的波形圖。
先說明同步動態(tài)隨機(jī)記憶模組的性質(zhì)，例如具有256M容量的32MX4的記憶模組與具有相同容量的32MX8的記憶模組的差別如下表所示

由前表可知，32MX8較32MX4多出一條列位址線A12，而32MX4較32MX8多出一條行位址線A11，本發(fā)明即將A11行位址轉(zhuǎn)換為A12列位址使主機(jī)板將32MX4 DRAM視為32MX 8DRAM，如此即可使主機(jī)板應(yīng)用32MX4 DRAM的所有容量亦即256M的容量。至于用以執(zhí)行行前述方法的具體裝置手段可如圖1所示，主要是在記憶模組的A11行位址線上連接一行/列位址轉(zhuǎn)換單元(10)，用以將A11行值址信號轉(zhuǎn)換成A12列位址信號；本實施例中前述行/列位址轉(zhuǎn)換單元(10)包括有一第一選擇器(11)，其輸入端連接至前述記憶模組的A11行位址線上；一第二選擇器(12)，根據(jù)第一選擇器(11)的輸出信號配合主機(jī)板的信號控制以產(chǎn)生四組列位址信號；一列位址暫存器(13)，供暫存第二選擇器(12)輸出的列位址信號，以便在其輸出端處虛擬增加一A12列位址線；其中前述第一選擇器(11)可由二對一的多工器構(gòu)成，其受主機(jī)板送出的CAS信號控制切換；而前述第二選擇器(12)可由四對一的多工器構(gòu)成，其受主機(jī)板送出的BA0、BA1信號控制，以產(chǎn)生四組位址信號并送至列位址暫存器(13)；該列位址暫存器(13)分別連接BA0、BA1 CAS、CS0、CS2、CKE0、CKE2等信號線，以便受主機(jī)板的信號控制，而經(jīng)轉(zhuǎn)換處理后即由列位址暫存器(13)的輸出端構(gòu)成一虛擬的A12列位址線，使主機(jī)板將32MX4 DRAM的記憶模組視為32MX8 DRAM的記憶模組。至于前述行/列轉(zhuǎn)換單元(10)的工作時序如圖2所示。
而在具體實施手設(shè)方面，前述的行/列位址轉(zhuǎn)換單元(10)可制成ASIC或由一可程式邏輯電路(PLD)構(gòu)成。
如此，本發(fā)明根據(jù)32MX4 DRAM類型的記憶模組與32MX 8 DRAM類型的記憶模組在行列位址上的差異特性將32MX4 DRAM類型記憶模組中的A11行位址轉(zhuǎn)換為列位址而令主機(jī)板偵測記憶模組時判斷其容量為256M，由此即可使32MX 4DRAM類型的記憶模組在應(yīng)用上被還原為實際的256M，而可充分利用DRAM的資源。
另外，請參照圖3及圖4說明本發(fā)明的另一實施例，其中圖3為本發(fā)明的記憶模組的構(gòu)成方框圖，圖4為圖3的電路的波形圖。如圖3及圖4所示行位址設(shè)定裝備100包括有初期化器130、模式暫存器110與選擇器120，其中被選擇的行位址線A1連接至選擇器120，該選擇器120為一二對一的多工器，可將行位址CAS設(shè)定成0或1，然后再將通過此設(shè)定的部份供主機(jī)板利用，其中前述0或1值為預(yù)先設(shè)定，使該模組僅供該模組的特定的一半部份利用，因此，本發(fā)明的同步動態(tài)隨機(jī)記憶模組可分成兩組，一組僅使用設(shè)定為0可允許使用的部份而另一組則為僅使用設(shè)定為1可允許使用的部份，圖示中為行位址A1的部份。
由上述說明可知，本發(fā)明的前一實施例可將主機(jī)板無法辨視全部容量的情形改良為可辨視全部容量的狀態(tài)，如此可將主機(jī)板的對同步動態(tài)隨機(jī)記憶體的容量的利用發(fā)揮至最高點。而依本發(fā)明的后一實施例，可制成兩種元件，一種供設(shè)定固定為0的模組利用，一種供設(shè)定固定為1的模組利用，可將不良品的利用率提高，可降低生產(chǎn)成本。
至于前述說明的圖示及具體構(gòu)造僅是說明本發(fā)明的精神用的一較佳具體實施例，依本發(fā)明的精神當(dāng)可作適當(dāng)變更調(diào)整，而這些變更調(diào)整也應(yīng)納入本發(fā)明權(quán)利要求保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種同步動態(tài)隨機(jī)記憶模組的位址修正方法，其特征在于，將記憶模組中特定的行位址轉(zhuǎn)換為一額外的列位址，使其安裝至主機(jī)板時得由主機(jī)板視為較大容量的記憶模組以反應(yīng)記憶模組的實際容量。
2.如權(quán)利要求1所述的同步動態(tài)隨機(jī)記憶模組的位址修正方法，其特征在于，其中前述記憶模組屬32MX4 DRAM形式而將其A11行位址轉(zhuǎn)換為虛擬的A12列位址。
3.一種同步動態(tài)隨機(jī)記憶模組的位址修正裝置，其特征在于，其具有一行/列位址轉(zhuǎn)換單元，該單元包括有一第一選擇器，其輸入端連接于記憶模組上欲轉(zhuǎn)換的行位址線；一第二選擇器，根據(jù)第一選擇器的輸出信號配合主機(jī)板的控制以產(chǎn)生四組列位址信號；一列位址暫存器，供暫存第二選擇器輸出的列位址信號，其輸出端則虛擬增加一列位址線。
4.如權(quán)利要求3所述的同步動態(tài)隨機(jī)記憶模組的位址修正裝置，其特征在于，其中第一選擇器由二對一多工器構(gòu)成。
5.如權(quán)利要求3所述的同步動態(tài)隨機(jī)記憶模組的位址修正裝置，其特征在于，其中第二選擇器由四對一多工器構(gòu)成。
6.如權(quán)利要求3所述的同步動態(tài)隨機(jī)記憶模組的位址修正裝置，其特征在于，其中前述行/列位址轉(zhuǎn)換單元由一可程式邏輯電路構(gòu)成。
7.一種同步動態(tài)隨機(jī)記憶模組的位址修正方法，其特征在于，通過將一位址線設(shè)定為1或0，而使主機(jī)板只運(yùn)用能通過該位址線設(shè)定的一半的記憶體，將記憶容量減半，而可使本來為不良品的同步動態(tài)隨機(jī)記憶模組能使用于適用的主機(jī)板上。
8.一種同步動態(tài)隨機(jī)記憶模組的位址修正裝置，其特征在于，其包括一初期化器(initial)，輸出端接設(shè)于后述的模式暫存器，及一模式暫存器，接受前述初期化器的設(shè)定將模式暫存，及一選擇器，其輸入端接續(xù)于前述模式暫存器及一位址線的輸出端，用以將一行位址設(shè)定為0或1，而其輸出端則接續(xù)主機(jī)板的輸入端，將能通過前述設(shè)定的記憶體加以利用。
9.如權(quán)利要求8所述的同步動態(tài)隨機(jī)記憶模組的位址修正裝置，其特征在于，其中前述選擇器為一二對一的多工器。
全文摘要
本發(fā)明涉及一種同步動態(tài)隨機(jī)記憶模組的位址修正方法及裝置，它是通過改變同步動態(tài)隨機(jī)記憶模組的行列位址的性質(zhì)，使電腦將該同步動態(tài)隨機(jī)記憶模組的容量數(shù)視為更高的容量數(shù)，以提高同步動態(tài)隨機(jī)記憶模組的商業(yè)價值，此外通過對同步動態(tài)隨機(jī)記憶模組的一位址線設(shè)定為特定的數(shù)值例如1或0，可使不良品的同步動態(tài)隨機(jī)記憶模組的一半末損壞的可用容量被有效地加以利用，以減少同步動態(tài)隨機(jī)記憶模組的不良率，而可提高同步動態(tài)隨機(jī)記憶模組的使用性，實有高度的產(chǎn)業(yè)利用性。
文檔編號G06F12/10GK1412675SQ0113622
公開日2003年4月23日 申請日期2001年10月10日 優(yōu)先權(quán)日2001年10月10日
發(fā)明者連世雄 申請人:連世雄