專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件，特別涉及減少安裝有半導(dǎo)體存儲(chǔ)器件的系統(tǒng)的功耗的技術(shù)。
背景技術(shù)：
SDRAM(同步DRAM)通常被稱為時(shí)鐘同步型半導(dǎo)體存儲(chǔ)器件。作為SDRAM，有SDR(單數(shù)據(jù)率)型和DDR(雙數(shù)據(jù)率)型兩種。SDR-SDRAM與時(shí)鐘信號(hào)CLK的上升沿相同步地接收命令和地址，并且與時(shí)鐘信號(hào)CLK的上升沿相同步地輸入/輸出數(shù)據(jù)。DDR-SDRAM與時(shí)鐘信號(hào)的上升沿相同步地接收命令和地址，并且與該時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步地輸入/輸出數(shù)據(jù)。
圖1示出SDR-SDRAM的操作。在本例中，讀取脈沖長(zhǎng)度被設(shè)置為“4”。該讀取脈沖長(zhǎng)度是響應(yīng)一個(gè)讀取命令RD而順序輸出讀取數(shù)據(jù)的數(shù)目。
首先，一個(gè)激活命令A(yù)CT被與第一時(shí)鐘信號(hào)CLK相同步地提供到一個(gè)存儲(chǔ)器組BK0，并且該存儲(chǔ)器組BK0被激活(圖1(a))。接著，該激活命令A(yù)CT被與第二時(shí)鐘信號(hào)CLK相同步地提供到一個(gè)存儲(chǔ)器組BK1，并且該存儲(chǔ)器組BK1被激活(圖1(b))。
讀取命令RD被與第三時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK0。在存儲(chǔ)器組BK0中讀入的數(shù)據(jù)D0至D3與內(nèi)部時(shí)鐘信號(hào)ICLK的上升沿相同步地被數(shù)據(jù)鎖存器順序地鎖存(圖1(c))。被數(shù)據(jù)鎖存器鎖存的讀取數(shù)據(jù)D0至D3被分別與內(nèi)容時(shí)鐘信號(hào)ICLK的下一個(gè)上升沿相同步地從數(shù)據(jù)輸入/輸出端DQ順序地輸出(圖1(d))。
接著，讀取命令RD被與第八個(gè)時(shí)鐘信號(hào)CLK相同步地提供到BK1。在存儲(chǔ)器組BK1中讀入的數(shù)據(jù)D4至D7被數(shù)據(jù)鎖存器與內(nèi)容時(shí)鐘信號(hào)ICLK的上升沿相同步地順序鎖存(圖1(e))。由數(shù)據(jù)鎖存器鎖存的讀取數(shù)據(jù)被與內(nèi)容時(shí)鐘信號(hào)ICLK的下一個(gè)上升沿相同步地分別順序從數(shù)據(jù)輸入/輸出端DQ輸出(圖1(f))。
讀取命令RD被再次與第十二個(gè)時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK0，并且類似于上文所述，存儲(chǔ)器組BK0被操作，并且讀取數(shù)據(jù)D8至D11被與內(nèi)容時(shí)鐘信號(hào)ICLK的上升沿相同步地順序從數(shù)據(jù)輸入/輸出端DQ輸出(圖1(g))。
圖2示出DDR-SDRAM的操作。在本例中，讀取脈沖長(zhǎng)度被設(shè)置為“8”。順序提及，DDR-SDRAM接收時(shí)鐘信號(hào)CLK和/CLK互補(bǔ)。
首先，激活命令A(yù)CT被與第一時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK0，并且存儲(chǔ)器組BK0被激活(圖2(a))。接著，激活命令A(yù)CT被與第二時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK1，并且存儲(chǔ)器組BK1被激活(圖2(b))。
讀取命令RD被與第三時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK0。在存儲(chǔ)器組BK0中讀入的數(shù)據(jù)D0至D7被與內(nèi)容時(shí)鐘信號(hào)ICLK相同步地以兩位為單位輸出到并/串轉(zhuǎn)換電路(圖2(c))。并/串轉(zhuǎn)換電路順序地把并行讀取數(shù)據(jù)(例如，D0和D1)轉(zhuǎn)換為串行數(shù)據(jù)。然后，串行讀取數(shù)據(jù)D0至D7被與互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)CLKEVEN和CLKODD相同步地從數(shù)據(jù)輸入/輸出端DQ輸出(圖2(d))。即，在DDR-SDRAM中，讀取數(shù)據(jù)D0至D7被與時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步地順序輸出。
接著，讀取命令RD被與第八時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK1。在存儲(chǔ)器組BK1中投入的數(shù)據(jù)D8至D15被與內(nèi)部時(shí)鐘信號(hào)ICLK相同步地以兩位為單元輸出到并/串轉(zhuǎn)換電路(圖2(e))。并/串轉(zhuǎn)換電路把該并行讀取數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。然后，串行數(shù)據(jù)D8至D15被分別與互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)CLKEVEN和CLKODD相同步地從數(shù)據(jù)輸入/輸出端DQ輸出(圖2(f))。
讀取命令RD被再次與第12時(shí)鐘信號(hào)CLK相同步地提供到存儲(chǔ)器組BK0，并且類似于上文所述，存儲(chǔ)器組BK0被操作，并且讀取數(shù)據(jù)D16至D23被與時(shí)鐘信號(hào)CLK相同步地從數(shù)據(jù)輸入/輸出端DQ輸出(圖2(g))。
在上文所述的SDR-SDRAM以及DDR-SDRAM在任何時(shí)候與時(shí)鐘信號(hào)CLK的上升沿同步地接收命令和地址。因此，控制電路和在SDRAM中的存儲(chǔ)器組BK0和BK1與時(shí)鐘信號(hào)CLK的上升沿相同步地工作，并且執(zhí)行讀取操作。另外，在任何時(shí)候，第一讀取數(shù)據(jù)的輸出與時(shí)鐘信號(hào)CLK的上升沿相同步地開始。對(duì)于寫入操作，命令和地址被與時(shí)鐘信號(hào)CLK的上升沿相同步地接收，并且與時(shí)鐘信號(hào)CLK的上升沿相同步地開始讀取數(shù)據(jù)的接收，這類似于讀取操作。
因此，根據(jù)常規(guī)的SDR-SDRAM和DDR-SDRAM，命令和地址僅僅與時(shí)鐘信號(hào)的上升沿相同步地被輸入，并且在SDRAM內(nèi)部的控制電路和存儲(chǔ)器中在參照時(shí)鐘信號(hào)CLK的上升沿的時(shí)序上工作。因此，別無(wú)選擇，只有增加時(shí)鐘信號(hào)CLK的頻率，以增加命令的接收速率。但是，當(dāng)時(shí)鐘信號(hào)CLK的頻率增加時(shí)，安裝有SDRAM的系統(tǒng)的時(shí)鐘同步電路的功耗也增加。
另外，在現(xiàn)有技術(shù)中由于SDRAM的內(nèi)部電路根據(jù)參考時(shí)鐘信號(hào)CLK的上升沿的時(shí)序而工作，因此不是與時(shí)鐘信號(hào)CLK的下降沿同步地接收命令和地址。假設(shè)與時(shí)鐘信號(hào)CLK的下降沿相同步地接收命令和地址，則不可能根據(jù)參考時(shí)鐘CLK的下降沿的時(shí)序而操作該內(nèi)部電路。也就是說，與時(shí)鐘信號(hào)CLK的下降沿相同步地接收命令和地址沒有任何優(yōu)點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是減小安裝有半導(dǎo)體存儲(chǔ)器件的系統(tǒng)的功耗，而不減小用于半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸入/輸出速率。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的一個(gè)方面，命令接收器電路與時(shí)鐘信號(hào)的上升沿和下降沿相同步地接收一個(gè)命令信號(hào)。時(shí)序控制電路設(shè)置由數(shù)據(jù)輸入/輸出電路在接收該命令信號(hào)中響應(yīng)時(shí)鐘信號(hào)的邊緣，分別在時(shí)鐘信號(hào)的上升沿或下降沿開始輸出讀取數(shù)據(jù)的時(shí)序以及開始輸入寫入數(shù)據(jù)時(shí)序。數(shù)據(jù)輸入/輸出電路與由時(shí)序控制電路所設(shè)置的邊緣(時(shí)鐘信號(hào)的上升沿或下降沿)相同步地開始讀取數(shù)據(jù)的輸出和寫入數(shù)據(jù)的輸入。
例如，在寫入操作中，開始輸入寫入數(shù)據(jù)的時(shí)序響應(yīng)寫入命令信號(hào)的接收時(shí)序而改變。類似地，在讀取操作中，開始輸出讀取命令的時(shí)序響應(yīng)讀取命令信號(hào)的接收時(shí)序而改變。因此，即使當(dāng)與時(shí)序信號(hào)的任何邊緣相同步地提供命令信號(hào)時(shí)，通過響應(yīng)命令信號(hào)的接收時(shí)序改變數(shù)據(jù)輸入/輸出電路的開始操作時(shí)序，可以執(zhí)行寫入操作和讀取操作而不延遲數(shù)據(jù)被輸入和輸出的時(shí)序。例如，在現(xiàn)有技術(shù)中，開始僅僅與時(shí)鐘信號(hào)的上升沿相同步地輸出讀取數(shù)據(jù)。這被應(yīng)用于SDR(單數(shù)據(jù)速率)類型的半導(dǎo)體存儲(chǔ)器件，其與時(shí)鐘信號(hào)的一個(gè)邊緣相同步地輸入/輸出數(shù)據(jù)，并且應(yīng)用于DDR(雙數(shù)據(jù)速率)類型的半導(dǎo)體存儲(chǔ)器件，其與時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地輸入和輸出數(shù)據(jù)。
另外，由于命令接收器電路可以與時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地接收命令信號(hào)，當(dāng)該命令信號(hào)的接收速率與現(xiàn)有技術(shù)相同時(shí)，可以把時(shí)鐘周期減半。結(jié)果，在安裝有半導(dǎo)體存儲(chǔ)器件的系統(tǒng)中，可以使系統(tǒng)時(shí)序的頻率減半，并且減小在該系統(tǒng)中時(shí)鐘同步電路的功率，而減小用于半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸入/輸出速率。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，該數(shù)據(jù)輸入/輸出電路包括數(shù)據(jù)輸出部分和數(shù)據(jù)輸入部分。數(shù)據(jù)輸出部分響應(yīng)單個(gè)命令信號(hào)，與時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地順序多次輸出該讀取數(shù)據(jù)。而數(shù)據(jù)輸入部分響應(yīng)單個(gè)命令信號(hào)，與時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地順序多次輸入該寫入數(shù)據(jù)。在此，在安裝具有所謂的脈沖模式的半導(dǎo)體存儲(chǔ)器件的系統(tǒng)中，可以減小在該系統(tǒng)中的時(shí)鐘同步電路的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一方面，第一時(shí)鐘發(fā)生器與時(shí)鐘信號(hào)的上升沿相同步地產(chǎn)生第一時(shí)鐘信號(hào)。第二時(shí)鐘發(fā)生器與時(shí)鐘信號(hào)的下降沿相同步地產(chǎn)生第二時(shí)鐘信號(hào)。存儲(chǔ)器控制電路分別與第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)相同步地開始對(duì)存儲(chǔ)單元陣列的讀取操作和寫入操作。在接收命令信號(hào)中，時(shí)鐘選擇電路響應(yīng)時(shí)鐘信號(hào)的邊緣把第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)輸出到存儲(chǔ)器控制電路。
因此，在與時(shí)鐘信號(hào)的任何邊緣相同步地提供命令信號(hào)的情況下，命令信號(hào)讀取操作和寫入操作開始的時(shí)序響應(yīng)命令信號(hào)的接收時(shí)序而改變，從而可以在最佳時(shí)序執(zhí)行寫入操作和讀取操作，而沒能內(nèi)部操作的任何損失。
通過響應(yīng)命令信號(hào)的接收時(shí)序，僅僅通過把第一時(shí)鐘信號(hào)切換到第二時(shí)鐘信號(hào)，可以改變存儲(chǔ)器控制電路的工作開始時(shí)序。也就是說，通過簡(jiǎn)單的控制可以改變存儲(chǔ)器控制電路的工作時(shí)序。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，命令接收電路接收該讀取命令信號(hào)和寫入命令信號(hào)作為命令信號(hào)。時(shí)鐘選擇電路根據(jù)命令信號(hào)的類型把第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)輸出到命令控制電路。因此，通過根據(jù)命令信號(hào)改變存儲(chǔ)器控制電路開始工作的時(shí)序，可以自由地設(shè)置從讀取命令信號(hào)的接收到讀取數(shù)據(jù)的輸出開始時(shí)的時(shí)鐘數(shù)(讀取等待時(shí)間)，以及從寫入命令信號(hào)的接收的寫入數(shù)據(jù)的輸入開始時(shí)的時(shí)鐘數(shù)(寫入等待時(shí)間)，而它們之間沒有限制。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，第三時(shí)鐘發(fā)生器產(chǎn)生第三時(shí)鐘信號(hào)，其頻率為該時(shí)鐘信號(hào)的頻率的兩倍，并且與時(shí)鐘信號(hào)相同步。命令接收器電路與第三時(shí)鐘信號(hào)相同步地接收命令信號(hào)。命令接收器電路與第三時(shí)鐘信號(hào)的一個(gè)邊緣相同步地工作，并且不與時(shí)鐘信號(hào)的上升沿或下降沿相同步，從而可以簡(jiǎn)單地構(gòu)成該命令接收器電路。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，第三時(shí)鐘發(fā)生器產(chǎn)生第三時(shí)鐘信號(hào)，其頻率是時(shí)鐘信號(hào)頻率的兩倍，并且與該時(shí)鐘信號(hào)相同步。數(shù)據(jù)輸入/輸出電路分別與第三時(shí)鐘信號(hào)相同步地輸入該讀取數(shù)據(jù)并且輸出該寫入數(shù)據(jù)。數(shù)據(jù)輸入/輸出電路與第三時(shí)鐘信號(hào)的一個(gè)邊緣相同步地工作，并且不與時(shí)鐘信號(hào)的上升或下降沿相同步，從而可以簡(jiǎn)單地構(gòu)成該數(shù)據(jù)輸入/輸出電路。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，該數(shù)據(jù)輸入/輸出電路包括并/串轉(zhuǎn)換電路，用于與第三時(shí)鐘信號(hào)相同步地把并行讀取數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，用于輸出該轉(zhuǎn)換的串行數(shù)據(jù)。用于半導(dǎo)體存儲(chǔ)器件內(nèi)部的數(shù)據(jù)是并行的，并且輸出到外部的數(shù)據(jù)是串行的，從而使得存儲(chǔ)器工作周期具有余量。結(jié)果，可以通過使用廉價(jià)的制造技術(shù)制造該半導(dǎo)體存儲(chǔ)器件，并且減小半導(dǎo)體存儲(chǔ)器件的制造成本。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，該存儲(chǔ)器控制電路產(chǎn)生與從存儲(chǔ)單元陣列輸出的讀取數(shù)據(jù)的時(shí)序相同步的讀取傳輸信號(hào)。該數(shù)據(jù)輸入/輸出電路與讀取傳輸信號(hào)相同步地接收并行讀取數(shù)據(jù)。也就是說，數(shù)據(jù)輸入/輸出電路不是與時(shí)鐘信號(hào)相同步而是通過使用與實(shí)際讀取操作相同步的讀取傳輸信號(hào)來(lái)接收該讀取數(shù)據(jù)。因此，可以在最小的時(shí)間量中把讀取數(shù)據(jù)傳送到數(shù)據(jù)輸入/輸出電路，并且以高速執(zhí)行讀取操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，該數(shù)據(jù)輸入/輸出電路包括串/并轉(zhuǎn)換電路，用于與第三時(shí)鐘信號(hào)相同步地把串行寫入數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并且輸出該轉(zhuǎn)換的并行數(shù)據(jù)。從外部輸入的數(shù)據(jù)是串行的，并且用于半導(dǎo)體存儲(chǔ)器件內(nèi)部的數(shù)據(jù)是并行的，從而類似于上文所述，允許存儲(chǔ)器工作周期具有余量。結(jié)果，可以通過使用廉價(jià)的制造技術(shù)來(lái)制造該半導(dǎo)體存儲(chǔ)器件，并且減小該半導(dǎo)體存儲(chǔ)器件的制造成本。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，存儲(chǔ)器控制電路與提供到存儲(chǔ)單元陣列的寫入數(shù)據(jù)的時(shí)序相同步地產(chǎn)生寫入傳輸信號(hào)。該數(shù)據(jù)輸入/輸出電路與寫入傳輸信號(hào)相同步地把串行寫入數(shù)據(jù)輸出到存儲(chǔ)單元陣列。也就是說，存儲(chǔ)單元陣列不是與該時(shí)鐘信號(hào)相同步而是通過使用與實(shí)際寫入操作相同步的寫入傳輸信號(hào)來(lái)接收該寫入數(shù)據(jù)。因此，可以在最小的時(shí)間量把寫入數(shù)據(jù)提供到存儲(chǔ)單元陣列并且以高速度執(zhí)行讀取操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，多個(gè)存儲(chǔ)器組中的每一個(gè)包含存儲(chǔ)單元，并且它們相互獨(dú)立地工作。存儲(chǔ)器控制電路分別響應(yīng)每個(gè)存儲(chǔ)器組而形成。即使在安裝具有多個(gè)存儲(chǔ)器組的半導(dǎo)體存儲(chǔ)器件的系統(tǒng)中，對(duì)每個(gè)存儲(chǔ)器組形成存儲(chǔ)器控制電路，從而可以減小在一個(gè)系統(tǒng)中的時(shí)鐘同步電路的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，該存儲(chǔ)器組通過由所有存儲(chǔ)器組所共用的公共數(shù)據(jù)總線與數(shù)據(jù)輸入/輸出電路相連接，從而可以使數(shù)據(jù)總線的布線面積最小化，并且可以減小半導(dǎo)體存儲(chǔ)器件的芯片尺寸。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，該存儲(chǔ)器組分別通過不同的數(shù)據(jù)總線與數(shù)據(jù)輸入/輸出電路相連接，并且該連接相互獨(dú)立。因此，可以使數(shù)據(jù)總線的布線長(zhǎng)度最小化，并且減少要連接到該數(shù)據(jù)總線的晶體管數(shù)目。因此，可以減小用于驅(qū)動(dòng)數(shù)據(jù)總線的功率，并且減小在工作過程中該半導(dǎo)體存儲(chǔ)器件的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的另一個(gè)方面，一個(gè)數(shù)據(jù)選通端在寫入操作的過程中，與外部時(shí)鐘信號(hào)相同步地輸入一個(gè)寫入數(shù)據(jù)選通信號(hào)，并且在讀取操作過程中，與外部時(shí)鐘信號(hào)相同步地輸出一個(gè)讀取數(shù)據(jù)選通信號(hào)。該數(shù)據(jù)輸入/輸出電路與讀取數(shù)據(jù)選通信號(hào)的兩個(gè)邊緣相同步地輸出讀取信號(hào)，并且與寫入數(shù)據(jù)選通信號(hào)的兩個(gè)邊緣相同步地輸入寫入數(shù)據(jù)。因此，即使在用于輸入/輸出該數(shù)據(jù)的時(shí)鐘信號(hào)是一個(gè)數(shù)據(jù)選通信號(hào)的半導(dǎo)體存儲(chǔ)器件，還可以減小在該系統(tǒng)中的時(shí)鐘同步電路的功耗。


從下文結(jié)合附圖的詳細(xì)描述中，本發(fā)明的本質(zhì)、原理和應(yīng)用將變的顯而易見，其中相同的部分由相同的參考標(biāo)號(hào)所表示，其中圖1為示出常規(guī)SDR-SDRAM的讀取操作的時(shí)序圖；圖2為示出常規(guī)DDR-SDRAM的讀取操作的時(shí)序圖；圖3為示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的第一實(shí)施例的方框圖；圖4為圖3中所示的時(shí)鐘選擇控制電路和時(shí)鐘選擇電路的詳細(xì)結(jié)構(gòu)的電路圖；
圖5為示出圖4中所示的時(shí)鐘選擇控制電路和時(shí)鐘選擇電路的操作的時(shí)序圖；圖6為示出圖3中所示的數(shù)據(jù)輸入/輸出電路的詳細(xì)情況的方框圖；圖7為示出圖6中所示的并/串轉(zhuǎn)換電路的操作的時(shí)序圖；圖8為根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的讀取操作的時(shí)序圖；圖9為根據(jù)第一實(shí)施例的半導(dǎo)體存儲(chǔ)器件的寫入操作的時(shí)序圖；圖10為示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的第二實(shí)施例的方框圖；圖11為示出圖10中所示的時(shí)鐘選擇控制電路和時(shí)鐘選擇電路的詳細(xì)情況的電路圖；圖12為示出圖11中所示的時(shí)鐘選擇控制電路和時(shí)鐘選擇電路的操作的時(shí)序圖；圖13為示出根據(jù)第二實(shí)施例的半導(dǎo)體存儲(chǔ)器件的寫入操作的時(shí)序圖；圖14為示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的第三實(shí)施例的方框圖；圖15為示出圖14中所示的數(shù)據(jù)輸入/輸出電路的詳細(xì)情況的方框圖；以及圖16為示出施加到具有數(shù)據(jù)選通端的半導(dǎo)體存儲(chǔ)器件的本發(fā)明的方框圖。
具體實(shí)施例方式
在下文中，將參照

本發(fā)明的優(yōu)選實(shí)施例。
圖3示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的第一實(shí)施例。通過使用CMOS處理在該半導(dǎo)體存儲(chǔ)器件上形成該半導(dǎo)體存儲(chǔ)器件。
該SDRAM包括命令鎖存解碼器10、地址緩沖器12、第一時(shí)鐘發(fā)生器14、第二時(shí)鐘發(fā)生器16、第三時(shí)鐘發(fā)生器18、輸入控制電路20、輸出控制電路22、數(shù)據(jù)輸入/輸出電路24、存儲(chǔ)器組BK0和BK1、存儲(chǔ)器控制電路26和28、時(shí)鐘選擇控制電路30和時(shí)鐘選擇電路32和34。第一時(shí)鐘發(fā)生器14、第二時(shí)鐘發(fā)生器16、輸入控制電路20、輸出控制電路22、存儲(chǔ)器控制電路26和28、時(shí)鐘選擇控制電路30和時(shí)鐘選擇電路32和34作為時(shí)序控制電路。在圖中由粗線所示出的每個(gè)信號(hào)線由多條線路所構(gòu)成。
命令鎖存解碼器10通過命令端子從外部接收命令信號(hào)CMD，解碼所接收的信號(hào)，并且輸出該信號(hào)作為內(nèi)部命令信號(hào)ICMD。作為該內(nèi)部命令信號(hào)ICMD，有用于執(zhí)行寫入操作的寫入命令信號(hào)WR、用于執(zhí)行讀取操作的讀取命令操作RD、用于激活存儲(chǔ)器組BK0和BK1的激活命令信號(hào)、用于釋放存儲(chǔ)器組BK0和BK1的預(yù)充電命令信號(hào)，等等。命令鎖存解碼器10作為命令接收器電路而工作。地址緩沖器12通過地址端從外部接收地址信號(hào)ADD，并且輸出所接收的信號(hào)作為內(nèi)部地址信號(hào)IADD。該內(nèi)部地址信號(hào)IADD包括存儲(chǔ)器組BK0和BK1的解碼信號(hào)BANK0和BANK1，這將在下文中描述。
第一時(shí)鐘發(fā)生器14通過時(shí)鐘端從外部接收時(shí)鐘信號(hào)CLK，并且產(chǎn)生與時(shí)鐘信號(hào)CLK的上升沿同步的具有“H”脈沖的第一時(shí)鐘信號(hào)CLK1。第二時(shí)鐘發(fā)生器16產(chǎn)生與時(shí)鐘信號(hào)CLK的下降沿同步的具有“H”脈沖的第二時(shí)鐘信號(hào)CLK2。應(yīng)當(dāng)指出，產(chǎn)生第一時(shí)鐘信號(hào)CLK1和第二時(shí)鐘信號(hào)CLK2，使得它們各自的“H”周期相互不重疊。第三時(shí)鐘發(fā)生器18結(jié)合第一和第二時(shí)鐘信號(hào)CLK1和CLK2，并且輸出該合并的信號(hào)作為第三時(shí)鐘信號(hào)CLK3。也就是說，第三時(shí)鐘信號(hào)CLK3是由第一和第二時(shí)鐘信號(hào)CLK1和CLK2的邏輯“或”和產(chǎn)生的。由于第一和第二時(shí)鐘信號(hào)CLK1和CLK2相互不重疊，因此第三時(shí)鐘信號(hào)CLK3的頻率是時(shí)鐘信號(hào)CLK1的兩倍，如下文中所述的圖8和9中所示。
響應(yīng)寫入命令信號(hào)WR的激活，輸入控制電路20在對(duì)應(yīng)于寫入脈沖長(zhǎng)度的一個(gè)周期中激活輸入控制信號(hào)DINC。例如，當(dāng)寫入脈沖長(zhǎng)度為“4”時(shí)，在第三時(shí)鐘信號(hào)CLK3的4個(gè)時(shí)鐘周期的時(shí)間段內(nèi)激活輸入控制信號(hào)DINC。
響應(yīng)讀取命令信號(hào)RD的激活，輸出控制電路22在對(duì)應(yīng)于讀取脈沖長(zhǎng)度的周期內(nèi)激活輸出控制信號(hào)DOUTC。例如，當(dāng)讀取脈沖長(zhǎng)度為“4”時(shí)，在第三時(shí)鐘信號(hào)CLK3的4個(gè)時(shí)鐘周期的時(shí)間段內(nèi)激活輸出控制信號(hào)DOUTC。
數(shù)據(jù)輸入/輸出電路24包括數(shù)據(jù)輸入部分36和數(shù)據(jù)輸出部分38。形成對(duì)應(yīng)于數(shù)據(jù)輸入/輸出端DQ的位數(shù)的多個(gè)數(shù)據(jù)輸入部分36和數(shù)據(jù)輸出部分38。每個(gè)數(shù)據(jù)輸入部分36包括一個(gè)輸入緩沖器40、串/并轉(zhuǎn)換電路42和傳輸部分44，并且把通過數(shù)據(jù)輸入/輸出端DQ從外部提供的寫入數(shù)據(jù)輸出到存儲(chǔ)器組BK0和BK1。每個(gè)數(shù)據(jù)輸出部分38包括一個(gè)輸出緩沖器46、并/串轉(zhuǎn)換電路48和傳輸部分50，并且把從存儲(chǔ)器組BK0和BK1讀取的讀取數(shù)據(jù)通過數(shù)據(jù)輸入/輸出端DQ輸出到外部。
當(dāng)輸入控制信號(hào)DINC被激活時(shí)，數(shù)據(jù)輸入部分36的輸入緩沖器40開始工作并且輸入寫入數(shù)據(jù)。串/并轉(zhuǎn)換電路42把從輸入緩沖器40發(fā)送的串行寫入數(shù)據(jù)轉(zhuǎn)換為并行寫入數(shù)據(jù)，并且把該轉(zhuǎn)換的數(shù)據(jù)輸出到傳輸部分44。傳輸部分44通過數(shù)據(jù)總線DBUS(或者DB0或DB1)把并行寫入數(shù)據(jù)與寫入傳輸信號(hào)WRT0(或WRT1)相同步地輸出到存儲(chǔ)器組BK0(或BK1)。
數(shù)據(jù)輸出部分38的傳輸部分50與讀取傳輸信號(hào)RDT0(或者RDT1)相同步地通過數(shù)據(jù)總線DBUS從存儲(chǔ)器組BK0(或BK1)發(fā)送的并行讀取數(shù)據(jù)，并且把所接收的數(shù)據(jù)輸出到并/串轉(zhuǎn)換電路48。并/串轉(zhuǎn)換電路48把該并行讀取數(shù)據(jù)轉(zhuǎn)換為串行讀取數(shù)據(jù)，并且把轉(zhuǎn)換后的數(shù)據(jù)輸出到輸出緩沖器46。當(dāng)輸出控制信號(hào)DOUTC被激活時(shí)，輸出緩沖器46開始工作，并且輸出從并/串轉(zhuǎn)換電路48發(fā)送的讀取數(shù)據(jù)。
存儲(chǔ)器組BK0和BK1包括具有存儲(chǔ)單元的存儲(chǔ)陣列、讀出放大器、行解碼器、列解碼器等等(未示出)。行解碼器和列解碼器響應(yīng)內(nèi)部地址信號(hào)IADD產(chǎn)生解碼信號(hào)。存儲(chǔ)器組BK0和BK1響應(yīng)地址信號(hào)ADD而被選擇，并且它們每個(gè)相互獨(dú)立工作。存儲(chǔ)器組BK0和BK1連接到公共數(shù)據(jù)總線DBUS。由于數(shù)據(jù)總線DBUS對(duì)多個(gè)存儲(chǔ)器組是共用的，因此數(shù)據(jù)總線DBUS的布線面積變小，因此可以減小芯片尺寸。
存儲(chǔ)器控制電路26從時(shí)鐘選擇電路32接收內(nèi)部命令信號(hào)ICMD和內(nèi)部時(shí)鐘信號(hào)ICLK0，并且產(chǎn)生寫入傳輸信號(hào)WRT0、讀取傳輸信號(hào)RDT0和用于控制存儲(chǔ)器組BK0的工作的控制信號(hào)(未示出)。存儲(chǔ)器控制電路28接收來(lái)自時(shí)鐘選擇電路34的內(nèi)部命令信號(hào)ICMD和內(nèi)部時(shí)鐘信號(hào)ICLK1，并且產(chǎn)生寫入傳輸信號(hào)WRT1、讀取傳輸信號(hào)RDT1和用于控制存儲(chǔ)器組BK1的操作的控制信號(hào)(未示出)。
時(shí)鐘選擇控制電路30除了接收第一時(shí)鐘信號(hào)CLK1、第二時(shí)鐘信號(hào)CLK2、內(nèi)部命令信號(hào)ICMD和內(nèi)部地址信號(hào)IADD之外還接收存儲(chǔ)器組地址的解碼信號(hào)BANK0和BANK1，并且激活任何一個(gè)時(shí)鐘使能信號(hào)C01EN，C02EN，C11EN和C12EN。響應(yīng)時(shí)鐘使能信號(hào)C01EN的激活，時(shí)鐘選擇電路32輸出第一時(shí)鐘信號(hào)CLK1作為內(nèi)部時(shí)鐘信號(hào)ICLK0，并且響應(yīng)時(shí)鐘使能信號(hào)C02EN的激活，輸出第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK0。響應(yīng)時(shí)鐘使能信號(hào)C11EN的激活，時(shí)鐘選擇電路34輸出第一時(shí)鐘信號(hào)CLK1作為內(nèi)部時(shí)鐘信號(hào)ICLK1，以及響應(yīng)時(shí)鐘使能信號(hào)C12EN的激活，輸出第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK1。
圖4示出在圖3中所示的時(shí)鐘選擇控制電路30和時(shí)鐘選擇電路32和34的詳細(xì)情況。
時(shí)鐘選擇控制電路30包括八個(gè)3-輸入端的NAND門、八個(gè)pMOS晶體管30a至30h、以及兩個(gè)鎖存器電路30i和30j。每個(gè)NAND門具有三個(gè)輸入端，每個(gè)輸入端分別接收第一時(shí)鐘信號(hào)CLK1或第二時(shí)鐘信號(hào)CLK2、讀取命令信號(hào)RD或?qū)懭朊钚盘?hào)WR、以及存儲(chǔ)器組地址的解碼信號(hào)BANK0或解碼信號(hào)BANK1。pMOS晶體管30a至30h接收由這些門的各個(gè)NAND門的輸出，把它們的源極連接到電源線，并且從它們的漏極輸出任何一個(gè)時(shí)鐘使能信號(hào)C01EN，C02EN，C11EN和C12EN。
時(shí)鐘選擇電路32包括并聯(lián)的兩個(gè)CMOS傳輸門32a和32b。當(dāng)時(shí)鐘使能信號(hào)C01EN被激活并且時(shí)鐘使能信號(hào)C02EN被無(wú)效時(shí)，時(shí)鐘選擇電路32使CMOS傳輸門32a導(dǎo)通，以選擇第一時(shí)鐘信號(hào)CLK1，并且輸出所選擇的信號(hào)作為內(nèi)部時(shí)鐘信號(hào)ICLK0。類似地，當(dāng)時(shí)鐘使能信號(hào)C01EN被無(wú)效并且時(shí)鐘使能信號(hào)C02EN被激活時(shí)，時(shí)鐘選擇電路32使CMOS傳輸門32b導(dǎo)通，以選擇第二時(shí)鐘信號(hào)CLK2，并且輸出所選擇的信號(hào)作為內(nèi)部時(shí)鐘信號(hào)ICLK0。
時(shí)鐘選擇電路34包括并聯(lián)的兩個(gè)CMOS傳輸門34a和34b。當(dāng)時(shí)鐘使能信號(hào)C11EN被激活并且時(shí)鐘使能信號(hào)C12EN被無(wú)效時(shí)，時(shí)鐘選擇電路34使CMOS傳輸門34a導(dǎo)通，以選擇第一時(shí)鐘信號(hào)CLK1，并且輸出所選擇的信號(hào)CLK1作為內(nèi)部時(shí)鐘信號(hào)ICLK1。類似地，當(dāng)時(shí)鐘使能信號(hào)C11EN被無(wú)效并且時(shí)鐘使能信號(hào)C12EN被激活時(shí)，時(shí)鐘選擇電路34使CMOS傳輸門34b導(dǎo)通，以選擇第二時(shí)鐘信號(hào)CLK2，并且輸出所選擇的信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK1。
例如當(dāng)在第一時(shí)鐘信號(hào)CLK1的“H”時(shí)間段中激活解碼信號(hào)BANK0和讀取命令信號(hào)RD時(shí)，在時(shí)鐘選擇控制電路30的NAND門的輸出中，僅僅一個(gè)節(jié)點(diǎn)ND10變?yōu)榈碗娖?。在此時(shí)，時(shí)鐘使能信號(hào)C01EN被激活，并且時(shí)鐘使能信號(hào)C02EN被無(wú)效，以及與第一時(shí)鐘信號(hào)CLK1相同步的內(nèi)部時(shí)鐘信號(hào)ICLK0被從對(duì)應(yīng)于存儲(chǔ)器組BK0的時(shí)鐘選擇電路32輸出。
另外，當(dāng)在第二時(shí)鐘信號(hào)CLK2的“H”時(shí)間段中激活解碼信號(hào)BANK1和寫入命令信號(hào)WR時(shí)，在時(shí)鐘選擇控制電路30的NAND門的輸出中，僅僅一個(gè)節(jié)點(diǎn)ND17變?yōu)榈碗娖?。在此時(shí)，時(shí)鐘使能信號(hào)C11EN被無(wú)效，并且時(shí)鐘使能信號(hào)C12EN被激活，以及與第二時(shí)鐘信號(hào)CLK2相同步的內(nèi)部時(shí)鐘信號(hào)ICLK1被從對(duì)應(yīng)于存儲(chǔ)器組BK1的時(shí)鐘選擇電路34輸出。
圖5示出圖4中所示的時(shí)鐘選擇控制電路30和時(shí)鐘選擇電路32和34的操作。在圖中的第一狀態(tài)中，時(shí)鐘選擇電路32和34輸出第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK0和ICLK1。在這一點(diǎn)，激活命令A(yù)CT已經(jīng)被提供到存儲(chǔ)器組BK0和BK1，并且存儲(chǔ)器組BK0和BK1被激活。圖3中所示的第一和第二時(shí)鐘發(fā)生器14和16分別輸出第一和第二時(shí)鐘信號(hào)CLK1和CLK2。
首先，與時(shí)鐘信號(hào)CLK的第二上升沿相同步，讀取命令RD和讀取地址(列地址CA1)被提供到存儲(chǔ)器組BK0(圖5(a))。命令鎖存/解碼器10在大約一半時(shí)鐘的時(shí)間段內(nèi)激活讀取命令信號(hào)RD(圖5(b))。地址緩沖器12根據(jù)所提供的地址信號(hào)ADD激活解碼信號(hào)BANK0(圖5(c))。
響應(yīng)讀取命令RD和解碼信號(hào)BANK0的激活，時(shí)鐘選擇控制電路30保持節(jié)點(diǎn)ND11至ND17處于高電平，并且僅僅把節(jié)點(diǎn)ND10變?yōu)榈碗娖?圖5(d))。由于僅僅pMOS晶體管30a被導(dǎo)通，因此時(shí)鐘使能信號(hào)C01EN變?yōu)楦唠娖剑⑶移潆娖奖绘i存電路30i鎖存(圖5(e))。接著，時(shí)鐘選擇電路32的CMOS傳輸門32a導(dǎo)通，并且第一時(shí)鐘信號(hào)CLK1被輸出作為內(nèi)部時(shí)鐘信號(hào)ICLK0(圖5(f)。
接著，與時(shí)鐘信號(hào)CLK的第四下降沿相同步，讀取命令RD和讀取地址(列地址CA2)被提供到存儲(chǔ)器組BK0(圖5(g))。與上文所述相類似，在大約一半時(shí)鐘的時(shí)間段內(nèi)激活讀取命令信號(hào)RD和解碼信號(hào)BANK0。
響應(yīng)讀取命令RD和解碼信號(hào)BANK0的激活，僅僅把節(jié)點(diǎn)ND11變?yōu)榈碗娖?圖5(j))。由于僅僅pMOS晶體管30b被導(dǎo)通，因此時(shí)鐘使能信號(hào)C01EN變?yōu)榈碗娖?，并且其電平被鎖存電路30i鎖存(圖5(k))。接著，時(shí)鐘選擇電路32的CMOS傳輸門32b導(dǎo)通，并且第二時(shí)鐘信號(hào)CLK2被輸出，作為內(nèi)部時(shí)鐘信號(hào)ICLK0(圖5(l))。
接著，與時(shí)鐘信號(hào)CLK的上升沿相同步，寫入命令WR和寫入地址(列地址CA3)被提供到存儲(chǔ)器組BK1(圖5(m))。然后，在大約一半時(shí)間的時(shí)間段內(nèi)激活寫入命令WR和解碼信號(hào)BANK1(圖5(m)和(o))。
響應(yīng)寫入命令WR和解碼信號(hào)BANK1的激活，時(shí)鐘選擇電路32把節(jié)點(diǎn)ND10至ND15和ND17保持在高電平，并且僅僅把節(jié)點(diǎn)ND16變?yōu)榈碗娖?圖5(p))。由于僅僅pMOS晶體管30h被導(dǎo)通，因此時(shí)使能信號(hào)C11EN變?yōu)楦唠娖?，并且其電平被鎖存電路30j鎖存(圖5(q))。接著，時(shí)鐘選擇電路34的CMOS傳輸門34a導(dǎo)通，并且第一時(shí)鐘信號(hào)CLK1被輸出作為內(nèi)部時(shí)鐘信號(hào)ICLK1(圖5(r))。
圖6示出圖3中所示的數(shù)據(jù)輸入/輸出電路24的詳細(xì)情況。對(duì)應(yīng)于1位數(shù)據(jù)輸入/輸出端DQ的電路在圖6中示出。
數(shù)據(jù)輸出部分38的傳輸部分50包括傳輸門50a，其與選擇信號(hào)51的激活相同步地被導(dǎo)通(讀取傳輸信號(hào)RDT0和RDT1的“或”邏輯)。當(dāng)傳輸門50a導(dǎo)通時(shí)，通過2位數(shù)據(jù)總線DB0和DB1讀取的并行讀取數(shù)據(jù)被輸出到并/串轉(zhuǎn)換電路48。
并/串轉(zhuǎn)換電路48包括位移寄存器48a、鎖存器48b、48c和48d以及傳輸門48e和48f。位移寄存器48a包括兩個(gè)串聯(lián)的鎖存器，并且與第三時(shí)鐘信號(hào)的上升沿相同步響應(yīng)選擇信號(hào)S1的激活，改變輸出選擇信號(hào)S2和S3。
鎖存器48b和48c分別鎖存來(lái)自傳輸門50a的讀取信號(hào)，并且把鎖存的數(shù)據(jù)輸出到傳輸門48e和48f。傳輸門48e和48f與選擇信號(hào)S2和S3相同步地被導(dǎo)通，并且從鎖存器48b或48c把讀取數(shù)據(jù)輸出到鎖存器48d。也就是說，并行讀取數(shù)據(jù)被轉(zhuǎn)換為串行數(shù)據(jù)。鎖存器48d順序鎖存該串行讀取數(shù)據(jù)，并且把鎖存的讀取數(shù)據(jù)輸出到輸出緩沖器46。
輸出緩沖器46包括一個(gè)緩沖器46a，其把來(lái)自并/串轉(zhuǎn)換電路48的讀取數(shù)據(jù)與輸出控制信號(hào)DOUTC相同步地輸出到數(shù)據(jù)輸入/輸出端DQ。
同時(shí)，數(shù)據(jù)輸入部分36的輸入緩沖器40包括緩沖器40a，其與輸入控制信號(hào)DINC相同步地接收提供到數(shù)據(jù)輸入/輸出端DQ的寫入數(shù)據(jù)。
串/并轉(zhuǎn)換電路42包括位移寄存器42a和鎖存器42b。鎖存器42b鎖存來(lái)自輸入緩沖器40的寫入數(shù)據(jù)，并且把鎖存的數(shù)據(jù)輸出到位移寄存器42a。位移寄存器42a包括兩個(gè)串聯(lián)的鎖存器。位移寄存器42a的兩個(gè)鎖存器與第三時(shí)鐘信號(hào)的上升沿相同步地接收該寫入數(shù)據(jù)，并且分別把接收的數(shù)據(jù)輸出到傳輸部分44。也就是說，串行寫入數(shù)據(jù)被轉(zhuǎn)換為并行數(shù)據(jù)。
傳輸部分44包括與選擇信號(hào)S4(傳輸信號(hào)WRT0和WRT1的“或”邏輯)的激活相同步地導(dǎo)通的傳輸門44a。當(dāng)傳輸門44a導(dǎo)通時(shí)，并行寫入數(shù)據(jù)(兩個(gè)位)被輸出到數(shù)據(jù)總線DB0和DB1。
圖7示出圖6中所示的并/串轉(zhuǎn)換電路48的操作。并/串轉(zhuǎn)換電路48與第三時(shí)鐘信號(hào)CLK3的上升沿相同步響應(yīng)選擇信號(hào)S1(讀取傳輸信號(hào)RDT0或RDT1)的激活，以交替地激活選擇信號(hào)S2和S3(圖7(a)和(b))。由于傳輸門48e和48f與選擇信號(hào)S2和S3的上升沿相同步地交替導(dǎo)通，因此并行讀取數(shù)據(jù)D0和D1(或D2和D3)被轉(zhuǎn)換為串行讀取數(shù)據(jù)RDATA(圖7(c)和(d))。
圖8示出根據(jù)第一實(shí)施例的DDR-SDRAM的讀取操作。在本例中，命令信號(hào)CMD和地址信號(hào)ADD被與時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步地提供。讀取脈沖長(zhǎng)度被設(shè)置為“4”。
首先，激活命令A(yù)CT與時(shí)鐘信號(hào)CLK的第一上升沿相同步地提供到存儲(chǔ)器組BK0(圖8(a))。存儲(chǔ)器組BK0與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的上升沿的第一時(shí)鐘信號(hào)CLK1相同步地被激活(圖8(b))。接著，激活命令A(yù)CT被與時(shí)鐘信號(hào)CLK的第一下降沿相同步地提供到存儲(chǔ)器組BK1(圖8(c))。存儲(chǔ)器組BK1與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的下降沿的第二時(shí)鐘信號(hào)CLK2相同步地被激活(圖8(d))。
接著，讀取命令RD被與時(shí)鐘信號(hào)CLK的第二上升沿相同步地提供到存儲(chǔ)器組BK0(圖8(e))。當(dāng)讀取命令RD被與時(shí)鐘信號(hào)CLK的上升沿相同步地提供時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK0的存儲(chǔ)器控制電路26(圖3)與第一時(shí)鐘信號(hào)CLK1相同步地工作(圖8(f))。也就是說，時(shí)鐘選擇電路32(圖4)選擇內(nèi)部時(shí)鐘信號(hào)ICLK0(圖8(g))。
存儲(chǔ)器控制電路26與時(shí)鐘信號(hào)CLK的上升沿(第一時(shí)鐘信號(hào)CLK1)相同步地開始工作。存儲(chǔ)器控制電路26與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第二和第三上升沿的第一時(shí)鐘信號(hào)CLK1相同步地兩次激活讀取參數(shù)信號(hào)RDT0(圖8(h)和(i))。從存儲(chǔ)器組BK0讀取的并行讀取數(shù)據(jù)D0和D1以及D2和D3被與讀取傳輸信號(hào)RDT0相同步地傳輸?shù)讲?串轉(zhuǎn)換電路48。
并/串轉(zhuǎn)換電路48與第三時(shí)鐘信號(hào)CLK3的上升沿相同步地把并行讀取數(shù)據(jù)D0和D1以及D2和D3轉(zhuǎn)換為串行數(shù)據(jù)(圖8(j)和(k))。順便提及，通過形成并/串轉(zhuǎn)換電路48，可以使數(shù)據(jù)總線DBUS的數(shù)目大于數(shù)據(jù)輸入/輸出端DQ的數(shù)目。通過使SDRAM內(nèi)部的數(shù)位寬度大于外部接口的數(shù)位寬度，可以使存儲(chǔ)器組BK0和BK1的工作周期具有余量。
響應(yīng)讀取命令RD，輸出控制電路22(圖3)對(duì)于兩個(gè)時(shí)鐘周期的時(shí)間段激活輸出控制信號(hào)DOUTC(圖8(l))。然后，串行讀取數(shù)據(jù)D0至D3被與時(shí)鐘信號(hào)CLK的下降沿和上升沿相同步地順序從輸出緩沖器46輸出(圖8(m))。也就是說，當(dāng)與時(shí)鐘信號(hào)CLK的上升沿相同步地提供讀取命令RD時(shí)，第一讀取數(shù)據(jù)被與時(shí)鐘信號(hào)CLK的下降沿相同步地輸出(讀取等待時(shí)間＝0.5個(gè)時(shí)鐘周期)。
接著，與時(shí)鐘信號(hào)CLK的第四下降沿相同步地把讀取命令RD提供到存儲(chǔ)器組BK1(圖8(n))。當(dāng)與時(shí)鐘信號(hào)CLK的下降沿相同步地提供讀取命令RD時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK1的存儲(chǔ)控制電路28(圖3)與第二時(shí)鐘信號(hào)CLK2相同步地工作(圖8(o))。也就是說，時(shí)鐘選擇電路34(圖4)選擇第二時(shí)鐘信號(hào)CLK2，并且輸出所選擇的第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK1(圖8(p))。
存儲(chǔ)器控制電路28開始與時(shí)鐘信號(hào)CLK的下降沿(第二時(shí)鐘信號(hào)CLK2)相同步地工作。存儲(chǔ)器控制電路28與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第四和第五上升沿的第二時(shí)鐘信號(hào)CLK2相同步地兩次激活讀取參數(shù)信號(hào)RDT1(圖8(q)和(r))。從存儲(chǔ)器組BK1讀取的并行讀取數(shù)據(jù)D4和D5以及D6和D7被與讀取傳輸信號(hào)RDT1相同步地傳輸?shù)讲?串轉(zhuǎn)換電路48。
并/串轉(zhuǎn)換電路48與第三時(shí)鐘信號(hào)CLK3的上升沿相同步地把并行讀取數(shù)據(jù)D4和D5以及D6和D7轉(zhuǎn)換為串行數(shù)據(jù)(圖8(s)和(t))。響應(yīng)該讀取命令RD，對(duì)應(yīng)于兩個(gè)時(shí)鐘周期的時(shí)間段內(nèi)輸出控制電路22激活輸出控制信號(hào)DOUTC(圖8(u))。實(shí)際上，下一個(gè)讀取命令RD被與時(shí)鐘信號(hào)CLK的第六下降沿相同步地提供，因此輸出控制信號(hào)DOUTC被激活，直到時(shí)鐘信號(hào)CLK的第九上升沿為止。然后，與時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步，串行讀取數(shù)據(jù)D4至D7被從輸出緩沖器46順序輸出(圖8(v))。也就是說，當(dāng)與時(shí)鐘信號(hào)CLK的下降沿相同步地提供讀取命令RD時(shí)，第一讀取數(shù)據(jù)被與時(shí)鐘信號(hào)CLK的上升沿相同步地輸出(讀取等待時(shí)間＝0.5個(gè)時(shí)鐘周期)。因此，根據(jù)本發(fā)明開始輸出讀取信號(hào)的時(shí)間響應(yīng)讀取命令信號(hào)RD的接收時(shí)間而改變。
接著，到存儲(chǔ)器組BK0的讀取命令RD被與時(shí)鐘信號(hào)CLK的第六下降沿相同步地提供(圖8(w))。類似于上文所述，存儲(chǔ)器控制電路26與時(shí)鐘信號(hào)CLK的下降沿(第二時(shí)鐘信號(hào)CLK2)相同步地開始工作。存儲(chǔ)器控制電路26與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第六和第七下降沿的第二時(shí)鐘信號(hào)CLK2相同步地兩次激活讀取傳輸信號(hào)RDT0(圖8(x)和(y))。然后，類似于上文所述，從存儲(chǔ)器組BK0讀取的并行讀取數(shù)據(jù)D8和D9以及讀取數(shù)據(jù)D10和D11被轉(zhuǎn)換為串行數(shù)據(jù)，并且與時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步地順序輸出(圖8(z))。
圖9示出根據(jù)第一實(shí)施例的DDR-SDRAM的寫入操作。類似于圖8，命令信號(hào)CMD和地址信號(hào)ADD被與時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步地提供。寫入脈沖長(zhǎng)度被設(shè)置為“4”。寫入等待時(shí)間被設(shè)置為0.5個(gè)時(shí)鐘周期。應(yīng)當(dāng)指出，寫入脈沖長(zhǎng)度是響應(yīng)一個(gè)寫入命令WR順序接收的寫入數(shù)據(jù)的數(shù)目。寫入等待時(shí)間是從寫入命令WR的接收到第一寫入數(shù)據(jù)的接收之間的時(shí)鐘周期數(shù)。
首先，分別與時(shí)鐘信號(hào)CLK的第一上升沿和下降沿相同步地把激活命令A(yù)CT提供到存儲(chǔ)器組BK0和存儲(chǔ)器組BK1(圖9(a)和(b))。響應(yīng)激活命令A(yù)CT而分別激活存儲(chǔ)器組BK0和BK1(圖9(c)和(d))。
接著，與時(shí)鐘信號(hào)CLK的第二上升沿相同步地把寫入命令WR提供到存儲(chǔ)器組BK0(圖9(e))。當(dāng)與時(shí)鐘信號(hào)CLK的上升沿相同步地提供寫入命令WR時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK0的存儲(chǔ)器控制電路26(圖3)與第一時(shí)鐘信號(hào)CLK1相同步地工作。也就是說，時(shí)鐘選擇電路32(圖4)選擇第一時(shí)鐘信號(hào)CLK1，并且把所選擇的第一時(shí)鐘信號(hào)CLK1作為內(nèi)部時(shí)鐘信號(hào)ICLK0而輸出(圖9(f))。
響應(yīng)該寫入命令WR，輸入控制電路20(圖3)對(duì)于兩個(gè)時(shí)鐘周期的時(shí)間段激活輸入控制信號(hào)DINC(圖9(g))。輸入緩沖器40與時(shí)鐘信號(hào)CLK的第二下降沿相同步地接收第一寫入數(shù)據(jù)D0。串行寫入數(shù)據(jù)D0和D1以及D2和D3被在串/并轉(zhuǎn)換電路42中順序地轉(zhuǎn)換為并行數(shù)據(jù)，并且傳送到數(shù)據(jù)總線DB0和DB1(圖9(h)和(i))。順便提及，通過形成串/并轉(zhuǎn)換電路42，可以使數(shù)據(jù)總線DBUS的數(shù)目大于數(shù)據(jù)輸入/輸出端DQ的數(shù)目，并且允許存儲(chǔ)器組BK0和BK1的工作周期具有余量，這類似于形成并/串轉(zhuǎn)換電路48的情況。
存儲(chǔ)器控制電路26與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第三和第四上升沿的第一時(shí)鐘信號(hào)CLK1相同步地兩次激活寫入傳輸信號(hào)WRT0(圖9(f)和(k))。然后，寫入數(shù)據(jù)D0和D1以及D2和D3被與寫入傳輸信號(hào)WRT0相同步地傳送到存儲(chǔ)器組BK0，并且寫入到存儲(chǔ)單元(圖9(l)和(m))。
接著，與時(shí)鐘信號(hào)CLK的第四下降沿相同步地把寫入命令WR提供到存儲(chǔ)器組BK1(圖9(n))。然后，與時(shí)鐘信號(hào)CLK的下降沿相同步地提供寫入命令WR，對(duì)應(yīng)于存儲(chǔ)器組BK1的存儲(chǔ)器控制電路28(圖3)與第二時(shí)鐘信號(hào)CLK2相同步地工作。也就是說，時(shí)鐘選擇電路34(圖4)選擇第二時(shí)鐘信號(hào)CLK2，并且輸出該第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK1(圖9(o))。
響應(yīng)寫入命令WR，輸入控制電路20在兩個(gè)時(shí)鐘周期的時(shí)間段內(nèi)激活輸入控制信號(hào)DINC(圖9(p))。實(shí)際上，與時(shí)鐘信號(hào)CLK的第六下降沿相同步地提供下一個(gè)寫入命令WR，因此直到時(shí)鐘信號(hào)CLK的第六下降沿為止才激活輸入控制信號(hào)DINC。輸入緩沖器40與時(shí)鐘信號(hào)CLK的第五上升沿相同步地接收第一寫入數(shù)據(jù)D4。因此，根據(jù)本發(fā)明，開始輸入該寫入數(shù)據(jù)的時(shí)序響應(yīng)寫入命令信號(hào)WR的接收時(shí)序而改變。串行寫入數(shù)據(jù)D4和D5以及D6和D7被在串/并轉(zhuǎn)換電路42中順序轉(zhuǎn)換為并行數(shù)據(jù)，并且傳送到數(shù)據(jù)總線DB0和DB1(圖9(q)和(r))。
存儲(chǔ)器控制電路28與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第五和第六下降沿的第二時(shí)鐘信號(hào)CLK2相同步地兩次激活該寫入傳輸信號(hào)WRT1(圖9(s)和(t))。然后，該寫入數(shù)據(jù)D4和D5以及D6和D7被與寫入傳輸信號(hào)WRT1相同步地傳送到存儲(chǔ)器組BK1，并且寫入到存儲(chǔ)單元(圖9(u)和(v))。
接著，寫入命令WR被與時(shí)鐘信號(hào)CLK的第六下降沿相同步地提供到存儲(chǔ)器組BK0(圖9(w))。當(dāng)與時(shí)鐘信號(hào)CLK的下降沿相同步地提供寫入命令WR時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK0的存儲(chǔ)器控制電路26與第二時(shí)鐘信號(hào)CLK2相同步地工作。也就是說，時(shí)鐘選擇電路32選擇第二時(shí)鐘信號(hào)CLK2，并且把所選擇的第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK0而輸出(圖9(x))。
存儲(chǔ)器控制電路26與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第七和第八下降沿的第二時(shí)鐘信號(hào)CLK2相同步地兩次激活寫入傳輸信號(hào)WRT0(圖9(y)和(z))。然后，執(zhí)行對(duì)存儲(chǔ)器組BK0的寫入操作，與上文所述相類似。
從圖8和圖9與圖1的比較可以清楚看出，根據(jù)本發(fā)明，可以把從外部提供的時(shí)鐘信號(hào)CLK的頻率減半，而不改變命令信號(hào)的接收速率和數(shù)據(jù)輸入/輸出速率。
如上文所述，根據(jù)本實(shí)施例，在讀取操作中，開始輸出讀取數(shù)據(jù)的時(shí)序響應(yīng)讀取命令信號(hào)RD的接收時(shí)序而改變。另外，在寫入操作中，開始輸入寫入數(shù)據(jù)的時(shí)序響應(yīng)寫入命令信號(hào)WR的接收時(shí)序而改變。因此，在與時(shí)鐘信號(hào)CLK的任何邊緣相同步地提供命令信號(hào)RD和WR的任何情況中，可以執(zhí)行讀取操作和寫入操作，而不延遲數(shù)據(jù)輸入/輸出的時(shí)序。
命令鎖存/解碼器10與時(shí)鐘信號(hào)CLK的兩個(gè)邊緣相同步地接收命令信號(hào)RD和WR，并且響應(yīng)命令信號(hào)RD和WR的接收時(shí)序而改變開始存儲(chǔ)器控制電路26和28的操作的時(shí)序，因此可以使從外部提供的時(shí)鐘信號(hào)CLK的頻率減半，而不改變命令信號(hào)的接收速率和數(shù)據(jù)輸入/輸出速率。結(jié)果，安裝有DDR-SDRAM的系統(tǒng)的時(shí)鐘同步電路的功耗與現(xiàn)有技術(shù)相比被減小。
在接收命令信號(hào)CMD中，時(shí)鐘選擇控制電路30以及時(shí)鐘選擇電路32和34響應(yīng)時(shí)鐘信號(hào)CLK的邊緣而選擇第一時(shí)鐘信號(hào)CLK1或第二時(shí)鐘信號(hào)CLK2，并且把所選擇的時(shí)鐘信號(hào)輸出到存儲(chǔ)器控制電路26和28。存儲(chǔ)器控制電路26和28與所提供的時(shí)鐘信號(hào)相同步地控制存儲(chǔ)器組BK0、BK1以及數(shù)據(jù)輸入/輸出電路24。也就是說，根據(jù)本發(fā)明，通過選擇第一時(shí)鐘信號(hào)CLK1或第二時(shí)鐘信號(hào)CLK2而改變讀取操作和寫入操作的時(shí)序。因此，幾乎不需要改變?cè)诖耸褂玫某Ｒ?guī)DDR-SDRAM的存儲(chǔ)器控制電路、存儲(chǔ)器組和數(shù)據(jù)輸入/輸出電路。因此，特別是當(dāng)本發(fā)明應(yīng)用于DDR類型的SDRAM(具有脈沖函數(shù)(burst function)的SDRAM)時(shí)，具有高效率。在這種情況中，幾乎不需要改變存儲(chǔ)器控制電路、存儲(chǔ)器組和數(shù)據(jù)輸入/輸出電路，因此可以縮短產(chǎn)品的開發(fā)周期。
僅僅通過響應(yīng)命令信號(hào)CMD的接收時(shí)序而切換到第一時(shí)鐘信號(hào)CLK1或者切換到第二時(shí)鐘信號(hào)CLK2可以改變存儲(chǔ)器控制電路26和28開始工作的時(shí)序。也就是說，通過簡(jiǎn)單的控制可以改變存儲(chǔ)器控制電路的工作時(shí)序。
由于命令鎖存解碼器10和數(shù)據(jù)輸入/輸出電路24與第三時(shí)鐘信號(hào)CLK3的一個(gè)邊緣相同步地工作，而不是與時(shí)鐘信號(hào)CLK的上升沿和下降沿相同步，因此不能夠簡(jiǎn)單地構(gòu)成該命令鎖存解碼器10和數(shù)據(jù)輸入/輸出電路24。
由于形成并/串轉(zhuǎn)換電路48和串/并轉(zhuǎn)換電路42，因此可以使存儲(chǔ)器組BK0和BK1的工作周期具有余量。結(jié)果，通過使用廉價(jià)的制造技術(shù)可以技術(shù)該半導(dǎo)體存儲(chǔ)器件，并且減小半導(dǎo)體存儲(chǔ)器件的制造成本。
由于存儲(chǔ)器組BK0和BK1通過公共數(shù)據(jù)總線DBUS與數(shù)據(jù)輸入/輸出電路24相連接，因此可以使數(shù)據(jù)總線DBUS的寫入面積最小化，并且減小DDR-SDRAM的芯片尺寸。
圖10示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的第二實(shí)施例。與相關(guān)技術(shù)和第一實(shí)施例的描述中相同的標(biāo)號(hào)和符號(hào)用于指示相同的電路，并且將省略對(duì)它們的詳細(xì)描述。
在本實(shí)施例中，形成時(shí)鐘選擇控制電路54來(lái)取代第一實(shí)施例中的時(shí)鐘選擇控制電路30。另外，激活命令A(yù)CT，而不是寫入命令WR，被提供到輸入控制電路52。剩余的結(jié)構(gòu)與第一實(shí)施例中相同。
圖11示出時(shí)鐘選擇控制電路54和時(shí)鐘選擇電路32和34的詳細(xì)情況。時(shí)鐘選擇控制電路54與第一實(shí)施例的時(shí)鐘選擇控制電路30(圖4)相同，只是被提供寫入命令信號(hào)WR的NAND門的輸出(節(jié)點(diǎn)ND12、ND13、ND16和ND17)連接到不同的目標(biāo)。節(jié)點(diǎn)ND12連接到輸出時(shí)鐘使能信號(hào)C02EN的pMOS晶體管30d的柵極。節(jié)點(diǎn)ND13連接到輸出時(shí)鐘使能信號(hào)C01EN的pMOS晶體管30c的柵極。節(jié)點(diǎn)ND16連接到輸出時(shí)鐘使能信號(hào)C12EN的pMOS晶體管30g的柵極。節(jié)點(diǎn)ND17連接到輸出時(shí)鐘使能信號(hào)C11EN的pMOS晶體管30h的柵極。
在本實(shí)施例中，當(dāng)提供寫入命令WR時(shí)選擇的時(shí)鐘信號(hào)與第一實(shí)施例的信號(hào)相反。例如，當(dāng)在第一時(shí)鐘信號(hào)CLK1的“H”周期過程中激活解碼信號(hào)BANK0和寫入命令信號(hào)WR時(shí)，時(shí)鐘選擇電路32輸出第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK0。另外，當(dāng)在第二時(shí)鐘信號(hào)CLK2的“H”周期過程中激活解碼信號(hào)BANK1和寫入命令信號(hào)WR時(shí)，時(shí)鐘選擇電路34輸出與第一時(shí)鐘信號(hào)CLK1相同步的內(nèi)部時(shí)鐘信號(hào)ICLK1。
圖12示出在圖11中所示的時(shí)鐘選擇控制電路54和時(shí)鐘選擇電路32和34的操作。在圖中的第一狀態(tài)中，時(shí)鐘選擇電路32輸出第二時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK0，并且時(shí)鐘選擇電路34輸出第一時(shí)鐘信號(hào)CLK1作為內(nèi)部時(shí)鐘信號(hào)ICLK0。命令信號(hào)CMD和地址信號(hào)ADD被按照與圖5中所示相同的時(shí)序從外部提供。
在本例中，僅僅當(dāng)節(jié)點(diǎn)ND16與時(shí)鐘信號(hào)CLK的第七上升沿相同步地變?yōu)榈碗娖綍r(shí)(圖12(a))，僅僅pMOS晶體管30g，而不是pMOS晶體管30h，被導(dǎo)通，從而時(shí)鐘使能信號(hào)C11EN變?yōu)榈碗娖?，并且其電平被鎖存電路30j鎖存(圖12(b))。接著，時(shí)鐘選擇電路34的CMOS傳輸門34b導(dǎo)通，并且第二時(shí)鐘信號(hào)CLK2被作為內(nèi)部時(shí)鐘信號(hào)ICLK1而輸出(圖12(c))。第一至第十六時(shí)鐘周期與上述圖5中所示相同，只是第一時(shí)鐘信號(hào)CLK1被選擇作為內(nèi)部時(shí)鐘信號(hào)ICLK1。
圖13示出根據(jù)第二實(shí)施例的DDR-SDRAM的寫入操作。從外部提供的命令信號(hào)CMD和地址信號(hào)ADD與上述圖9中相同。在本實(shí)施例中，在寫入操作過程中的寫入等待時(shí)間被設(shè)置為0時(shí)鐘周期。
直到存儲(chǔ)器組BK0和BK1被激活時(shí)為止的時(shí)序與圖9中所示的相同，因此省略對(duì)它們的描述。首先，與時(shí)鐘信號(hào)CLK的第二上升沿相同步地把寫入命令WR提供到存儲(chǔ)器組BK0(圖13(a))。當(dāng)與時(shí)鐘信號(hào)CLK的上升沿相同步地提供寫入命令WR時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK0的存儲(chǔ)器控制電路26(圖10)與第二時(shí)鐘信號(hào)CLK2相同步地工作。也就是說，時(shí)鐘選擇電路32(圖4)通過時(shí)鐘選擇控制電路54的控制而選擇第二時(shí)鐘信號(hào)CLK2，并且把所選擇的時(shí)鐘信號(hào)CLK2作為內(nèi)部時(shí)鐘信號(hào)ICLK0輸出(圖13(b))。
響應(yīng)激活命令A(yù)CT，輸入控制電路20(圖10)激活該輸入控制信號(hào)DINC(圖13(c))。響應(yīng)預(yù)充電命令(未示出)而使該輸入控制信號(hào)DINC無(wú)效。寫入數(shù)據(jù)D0被與寫入命令WR同時(shí)提供(圖13(d))。輸入緩沖器40隨后接收寫入數(shù)據(jù)D0至D3。串行寫入數(shù)據(jù)D0和D1以及D2和D3被在串/并轉(zhuǎn)換電路42中轉(zhuǎn)換為并行數(shù)據(jù)，并且發(fā)送到數(shù)據(jù)總線DB0和DB1(圖13(e)和(f)。
存儲(chǔ)器控制電路26響應(yīng)時(shí)鐘信號(hào)CLK的第二和第三下降沿與第二時(shí)鐘信號(hào)CLK2相同步地兩次激活寫入傳輸信號(hào)WRT0(圖13(g)和(h))。然后，寫入數(shù)據(jù)D0和D1以及D2和D3被與寫入傳輸信號(hào)WRT0相同步地寫入到存儲(chǔ)器組BK0(圖13(i)和(j))。
接著，與時(shí)鐘信號(hào)CLK的第四下降沿相同步地提供存儲(chǔ)器組BK1(圖13(k))。當(dāng)與時(shí)鐘信號(hào)CLK的下降沿相同步地提供寫入命令WR時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK1的存儲(chǔ)器控制電路28(圖10)與第一時(shí)鐘信號(hào)CLK1相同步地工作。也就是說，時(shí)鐘選擇電路34(圖11)選擇第一時(shí)鐘信號(hào)CLK1，并且輸出所選擇的時(shí)鐘信號(hào)CLK1作為內(nèi)部時(shí)鐘信號(hào)ICLK1(圖13(l))。
串行寫入數(shù)據(jù)D4和D5以及D6和D7被在串/并轉(zhuǎn)換電路42中轉(zhuǎn)換為并行數(shù)據(jù)，并且發(fā)送到數(shù)據(jù)總線DB0和DB1(圖13(m)和(n))。存儲(chǔ)器控制電路28與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第五和第六上升沿的第一時(shí)鐘信號(hào)CLK1相同步地兩次激活寫入傳輸信號(hào)WRT1(圖13(o)和(p))。然后，寫入數(shù)據(jù)D4和D5以及D6和D7被與寫入傳輸信號(hào)WRT1相同步地傳送到存儲(chǔ)器組BK1，并且寫入到存儲(chǔ)單元(圖13(q)和(r))。
接著，與時(shí)鐘信號(hào)CLK的第六下降沿相同步地把寫入命令WR提供到存儲(chǔ)器組BK0(圖13(s))。當(dāng)與時(shí)鐘信號(hào)CLK的下降沿相同步地提供寫入命令WR時(shí)，對(duì)應(yīng)于存儲(chǔ)器組BK0的存儲(chǔ)器控制電路26與第一時(shí)鐘信號(hào)CLK1相同步地工作。也就是說，時(shí)鐘選擇電路32選擇第一時(shí)鐘信號(hào)CLK1，并且輸出所選擇的時(shí)鐘信號(hào)CLK1，作為內(nèi)部時(shí)鐘信號(hào)ICLK0(圖13(t))。
存儲(chǔ)器控制電路26與對(duì)應(yīng)于時(shí)鐘信號(hào)CLK的第七和第八上升沿的第一時(shí)鐘信號(hào)CLK1相同步地兩次激活寫入傳輸信號(hào)WRT0(圖13(u)和(v))。然后，執(zhí)行對(duì)存儲(chǔ)器組BK0的寫入操作，這與上文相類似。
隨便提及，根據(jù)本發(fā)明的讀取操作的時(shí)序與上述第一實(shí)施例的時(shí)序相同(圖8)。在圖8中，在提供讀取命令信號(hào)RD的半個(gè)時(shí)鐘周期之后開始讀取數(shù)據(jù)的輸出。同時(shí)，在圖13中，與寫入命令WR的提供同時(shí)開始寫入數(shù)據(jù)的輸入。也就是說，當(dāng)與時(shí)鐘信號(hào)CLK的相同邊緣相同步地提供讀取命令信號(hào)RD和寫入命令WR時(shí)，提供到存儲(chǔ)器控制電路26和28的時(shí)鐘信號(hào)(CLK1或CLK2)互不相同。換句話說，存儲(chǔ)器控制電路26和28的開始工作時(shí)間根據(jù)命令信號(hào)的類型而不同。
還可以在本實(shí)施例中獲得與上述第一實(shí)施例相同的效果。另外，在本實(shí)施例中，時(shí)鐘選擇電路32和34根據(jù)命令信號(hào)CMD的類型(RD和WR)把第一時(shí)鐘信號(hào)CLK1或第二時(shí)鐘信號(hào)CLK2輸出到存儲(chǔ)器控制電路26和28。通過根據(jù)與此相類似的命令信號(hào)CMD改變存儲(chǔ)器控制電路26和28的開始操作時(shí)序，可以自由地設(shè)置讀取等待時(shí)間和寫入等待時(shí)間，而相互之間沒有限制。
圖14示出根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的第三實(shí)施例。與現(xiàn)有技術(shù)和第一實(shí)施例的描述中相同的數(shù)字和標(biāo)號(hào)表示相同的電路和信號(hào)，并且將省略對(duì)它們的詳細(xì)描述。
在本實(shí)施例中，形成數(shù)據(jù)輸入/輸出電路24A來(lái)取代第一實(shí)施例的數(shù)據(jù)輸入/輸出電路24。另外，數(shù)據(jù)輸入/輸出電路24A以及存儲(chǔ)器組BK0和BK1分別由數(shù)據(jù)總線DBUS0和DBUS1所連接。剩余的結(jié)構(gòu)與第一實(shí)施例中所示的相同。
數(shù)據(jù)輸入/輸出電路24包括一個(gè)數(shù)據(jù)輸入部分36A和一個(gè)數(shù)據(jù)輸出部分38A。對(duì)于數(shù)據(jù)輸入部分36A，傳輸部分56與第一實(shí)施例的傳輸部分44不同。對(duì)于數(shù)據(jù)輸出部分38A，傳輸部分58與第一實(shí)施例的傳輸部分50不同。
圖15示出數(shù)據(jù)輸入/輸出電路24A的詳細(xì)情況。對(duì)應(yīng)于1位數(shù)據(jù)輸入/輸出端DQ的電路在圖15中示出。數(shù)據(jù)輸出部分38A的并/串轉(zhuǎn)換電路48和輸出緩沖器46，以及數(shù)據(jù)輸入部分36A的串/并轉(zhuǎn)換電路42和輸入緩沖器40與第一實(shí)施例中所示的相同(圖6)，因此將省略對(duì)它們的描述。
數(shù)據(jù)輸出部分38A的傳輸部分58包括“或”門58a和傳輸門58b和58c。“或”門58a把讀取傳輸信號(hào)RDT0和RDT1的“或”邏輯輸出到并/串轉(zhuǎn)換電路48的位移寄存器48a。傳輸門58b響應(yīng)在存儲(chǔ)器組BK0的讀取操作過程中激活的讀取傳輸信號(hào)RDT0而導(dǎo)通，并且把通過數(shù)據(jù)總線DB00和DB01(DBUS0)從存儲(chǔ)器組BK0讀取的讀取數(shù)據(jù)傳送到并/串轉(zhuǎn)換電路48。傳輸門58c響應(yīng)在存儲(chǔ)器組BK1的讀取操作過程中激活的讀取傳輸信號(hào)RDT1而導(dǎo)通，并且把通過數(shù)據(jù)總線DB10和DB11(DBUS1)從存儲(chǔ)器組BK0讀取的讀取數(shù)據(jù)傳送到并/串轉(zhuǎn)換電路48。通過數(shù)據(jù)總線DB00和DB10讀取的讀取數(shù)據(jù)被傳送到并/串轉(zhuǎn)換電路48鎖存器48d。
數(shù)據(jù)輸入部分36A的傳輸部分56包括傳輸門56a和56b。傳輸門56a響應(yīng)在存儲(chǔ)器組BK0的寫入操作過程中激活的寫入傳輸信號(hào)WRT0而導(dǎo)通，并且把從串/并轉(zhuǎn)換電路42提供的并行寫入數(shù)據(jù)傳送到數(shù)據(jù)總線DB00和DB01。傳輸門56b響應(yīng)在存儲(chǔ)器組BK1的寫入操作過程中激活的寫入傳輸信號(hào)WRT1而導(dǎo)通，并且把從串/并轉(zhuǎn)換電路42提供的并行寫入數(shù)據(jù)傳送到數(shù)據(jù)總線DB10和DB11。
在本實(shí)施例中也可以獲得與上述第一實(shí)施例相同的效果。另外，存儲(chǔ)器組BK0和BK1以及數(shù)據(jù)輸入/輸出電路24A分別由不同的數(shù)據(jù)總線DBUS0和DBUS1所連接。因此，可以使數(shù)據(jù)總線DBUS0和DBUS1的線路長(zhǎng)度最小化，并且減小連接到數(shù)據(jù)總線DBUS0和DBUS1的晶體管的數(shù)目。因此，可以減小用于驅(qū)動(dòng)數(shù)據(jù)總線DBUS0和DBUS1的功率，并且減小在操作過程中DDR-SDRAM的功耗。
順便提及，在上述實(shí)施例中，已經(jīng)說明與時(shí)鐘信號(hào)CLK相同步輸入/輸出數(shù)據(jù)的例子。但是本發(fā)明不限于上述實(shí)施例。例如，如圖16中所示，數(shù)據(jù)可以與數(shù)據(jù)選通信號(hào)DS相同步地輸入/輸出。在這種情況中，在半導(dǎo)體存儲(chǔ)器件中形成一個(gè)數(shù)據(jù)選通端DS。該數(shù)據(jù)選通端DS在寫入操作過程中與外部時(shí)鐘信號(hào)CLK相同步地輸入寫入數(shù)據(jù)選通信號(hào)(DS)，并且在讀取操作過程中與外部時(shí)鐘信號(hào)CLK相同步地輸出讀取數(shù)據(jù)選通信號(hào)(DS)。數(shù)據(jù)輸入/輸出電路24與讀取數(shù)據(jù)選通信號(hào)的兩個(gè)邊緣相同步地輸出該讀取數(shù)據(jù)，并且與寫入數(shù)據(jù)選通信號(hào)的兩個(gè)邊緣相同步地輸入該寫入數(shù)據(jù)。因此，在用于輸入/輸出數(shù)據(jù)的時(shí)鐘信號(hào)為數(shù)據(jù)選通信號(hào)DS的半導(dǎo)體存儲(chǔ)器中，還可以減小在該系統(tǒng)中的時(shí)鐘同步電路的功耗，這類似于第一實(shí)施例。
本發(fā)明不限于上述實(shí)施例，并且可以作出各種變型，而不脫離本發(fā)明的精神和范圍?？梢詫?duì)部分或所有部件作出任何改進(jìn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其中包括命令接收器電路，用于與時(shí)鐘信號(hào)的上升沿和下降沿相同步地接收一個(gè)命令信號(hào)；數(shù)據(jù)輸入/輸出電路，用于與所述時(shí)鐘信號(hào)的上升沿和下降沿中的一個(gè)相同步地開始讀取數(shù)據(jù)的輸出和寫入數(shù)據(jù)的輸入；時(shí)序控制電路，用于設(shè)置由所述數(shù)據(jù)輸入/輸出電路在接收所述命令信號(hào)中響應(yīng)所述時(shí)鐘信號(hào)的邊緣，分別在所述時(shí)鐘信號(hào)的上升沿或下降沿開始輸出讀取數(shù)據(jù)的時(shí)序以及開始寫入數(shù)據(jù)的時(shí)序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述命令接收器電路接收用于執(zhí)行寫入操作的寫入命令信號(hào)作為所述命令信號(hào)；以及所述時(shí)序控制電路響應(yīng)寫入命令信號(hào)的接收時(shí)序設(shè)置開始輸入寫入數(shù)據(jù)的時(shí)序。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述命令接收器電路接收用于執(zhí)行讀取操作的讀取命令信號(hào)作為所述命令信號(hào)；以及所述時(shí)序控制電路響應(yīng)讀取命令信號(hào)的接收時(shí)序設(shè)置開始輸出該讀取數(shù)據(jù)的時(shí)序。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述數(shù)據(jù)輸入/輸出電路包括數(shù)據(jù)輸出部分，用于響應(yīng)單個(gè)命令信號(hào)，與所述時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地順序多次輸出該讀取數(shù)據(jù)；以及數(shù)據(jù)輸入部分，響應(yīng)單個(gè)命令信號(hào)，與所述時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地順序多次輸入該寫入數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括存儲(chǔ)單元陣列；第一時(shí)鐘發(fā)生器，其與所述時(shí)鐘信號(hào)的上升沿相同步地產(chǎn)生第一時(shí)鐘信號(hào)；第二時(shí)鐘發(fā)生器，其與時(shí)鐘信號(hào)的下降沿相同步地產(chǎn)生第二時(shí)鐘信號(hào)；存儲(chǔ)器控制電路，其分別與第一時(shí)鐘信號(hào)或第二時(shí)鐘信號(hào)相同步地開始對(duì)所述存儲(chǔ)單元陣列的讀取操作和寫入操作；以及時(shí)鐘選擇電路，其在接收命令信號(hào)中，響應(yīng)時(shí)鐘信號(hào)的邊緣把所述第一時(shí)鐘信號(hào)或所述第二時(shí)鐘信號(hào)輸出到所述存儲(chǔ)器控制電路。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中所述命令接收電路接收該讀取命令信號(hào)和寫入命令信號(hào)作為所述命令信號(hào)；以及所述時(shí)鐘選擇電路根據(jù)所述命令信號(hào)的類型把所述第一時(shí)鐘信號(hào)或所述第二時(shí)鐘信號(hào)輸出到所述命令控制電路。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括第三時(shí)鐘發(fā)生器，其產(chǎn)生第三時(shí)鐘信號(hào)，頻率為所述時(shí)鐘信號(hào)的頻率的兩倍，并且與所述時(shí)鐘信號(hào)相同步，以及所述命令接收器電路與所述第三時(shí)鐘信號(hào)相同步地接收命令信號(hào)。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括第三時(shí)鐘發(fā)生器，其產(chǎn)生第三時(shí)鐘信號(hào)，頻率是所述時(shí)鐘信號(hào)頻率的兩倍，并且與所述時(shí)鐘信號(hào)相同步，以及所述數(shù)據(jù)輸入/輸出電路分別與所述第三時(shí)鐘信號(hào)相同步地輸入該讀取數(shù)據(jù)并且輸出該寫入數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其中所述數(shù)據(jù)輸入/輸出電路包括并/串轉(zhuǎn)換電路，用于與所述第三時(shí)鐘信號(hào)相同步地把并行讀取數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并輸出該轉(zhuǎn)換的串行數(shù)據(jù)。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)器控制電路產(chǎn)生與從存儲(chǔ)單元陣列輸出的讀取數(shù)據(jù)的時(shí)序相同步的讀取傳輸信號(hào)；以及所述數(shù)據(jù)輸入/輸出電路與所述讀取傳輸信號(hào)相同步地接收并行讀取數(shù)據(jù)。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其中所述數(shù)據(jù)輸入/輸出電路包括串/并轉(zhuǎn)換電路，用于與第三時(shí)鐘信號(hào)相同步地把串行寫入數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并且輸出該轉(zhuǎn)換的并行數(shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)器控制電路與提供到所述存儲(chǔ)單元陣列的寫入數(shù)據(jù)的時(shí)序相同步地產(chǎn)生寫入傳輸信號(hào)；以及所述數(shù)據(jù)輸入/輸出電路與所述寫入傳輸信號(hào)相同步地把串行寫入數(shù)據(jù)輸出到存儲(chǔ)單元陣列。
13.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括多個(gè)存儲(chǔ)器組中的每一個(gè)包含存儲(chǔ)單元，并且它們相互獨(dú)立地工作，并且所述存儲(chǔ)器控制電路分別響應(yīng)每個(gè)存儲(chǔ)器組而形成。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)器組通過公共數(shù)據(jù)總線與所述數(shù)據(jù)輸入/輸出電路相連接。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)器組分別通過不同的數(shù)據(jù)總線與所述數(shù)據(jù)輸入/輸出電路相連接。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中進(jìn)一步包括一個(gè)數(shù)據(jù)選通端在寫入操作的過程中，與外部時(shí)鐘信號(hào)相同步地輸入一個(gè)寫入數(shù)據(jù)選通信號(hào)，并且在讀取操作過程中，與外部時(shí)鐘信號(hào)相同步地輸出一個(gè)讀取數(shù)據(jù)選通信號(hào)，其中所述數(shù)據(jù)輸入/輸出電路與讀取數(shù)據(jù)選通信號(hào)的兩個(gè)邊緣相同步地輸出讀取信號(hào)，并且與寫入數(shù)據(jù)選通信號(hào)的兩個(gè)邊緣相同步地輸入寫入數(shù)據(jù)。
全文摘要
命令接收器電路與時(shí)鐘信號(hào)的上升沿或下降沿相同步地接收命令信號(hào)。數(shù)據(jù)輸入/輸出電路與響應(yīng)命令信號(hào)的接收時(shí)序而設(shè)置的時(shí)鐘信號(hào)的邊緣相同步地開始讀取數(shù)據(jù)的輸出和寫入數(shù)據(jù)的輸入。由于與時(shí)鐘信號(hào)的兩個(gè)邊緣相同步地接收命令信號(hào)，因此當(dāng)接收速率與現(xiàn)有技術(shù)中相同時(shí)，可以使時(shí)鐘周期減半。結(jié)果，在安裝有半導(dǎo)體存儲(chǔ)器件的系統(tǒng)中，可以使系統(tǒng)時(shí)鐘的頻率減半，以減小在系統(tǒng)中的時(shí)鐘同步電路的功耗，而不減少用于半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸入/輸出速率。
文檔編號(hào)G06F12/00GK1411070SQ0211886
公開日2003年4月16日 申請(qǐng)日期2002年4月29日 優(yōu)先權(quán)日2001年9月28日
發(fā)明者松崎康郎, 富田浩由, 田口真男 申請(qǐng)人:富士通株式會(huì)社