專利名稱：用于內(nèi)部電路仿真器系統(tǒng)的裝置及其內(nèi)存存取方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)存讀取方法與裝置，特別涉及在內(nèi)部電路仿真器(In-circuit Emulator，ICE)系統(tǒng)中，利用提供給內(nèi)部電路仿真器的數(shù)據(jù)與地址總線來存取外部內(nèi)存數(shù)據(jù)的裝置與內(nèi)存存取方法。
背景技術(shù)：
部分內(nèi)部電路仿真器為了減少輸出輸入插腳(I/O pins)，而將數(shù)據(jù)總線與低位地址總線共享一組輸出插腳。圖1所示為具有地址數(shù)據(jù)多任務(wù)總線的內(nèi)部電路仿真器的控制系統(tǒng)。如該圖所示，由于裝置12也包含中央處理器(Central processing unit，CPU)，因此裝置12除了接受內(nèi)部電路仿真器11的控制之外，還可通過另一組數(shù)據(jù)與地址總線存取外部內(nèi)存13的數(shù)據(jù)。內(nèi)部電路仿真器11利用較高位的地址(例如A15:8)產(chǎn)生裝置12的芯片選擇信號CS。也就是，當(dāng)ICE 11送出的高位地址數(shù)據(jù)A15:8符合裝置12所設(shè)定的地址范圍時，例如高位地址數(shù)據(jù)為F8H～FFH，裝置12的芯片選擇信號CS會被使能(enable)，且響應(yīng)ICE 11后續(xù)的存取信號。而當(dāng)內(nèi)部電路仿真器11送出的高位地址數(shù)據(jù)A15:8不符合裝置12所設(shè)定的地址范圍時，則裝置12對內(nèi)部電路仿真器11的地址與數(shù)據(jù)總線為閑置狀態(tài)且忽略(ignore)微控制器11所產(chǎn)生的地址與數(shù)據(jù)信號。
由于裝置12內(nèi)部還包含一獨立的中央處理器，因此該裝置12也需要存取外部內(nèi)存13的數(shù)據(jù)。當(dāng)裝置12要存取外部內(nèi)存13的數(shù)據(jù)時，則需要通過另一組數(shù)據(jù)總線與地址總線來進行。
因此，裝置12必須提供兩組數(shù)據(jù)與地址總線。一組讓內(nèi)部電路仿真器11存取，而另一組則用來存取外部內(nèi)存的數(shù)據(jù)。此設(shè)計將使裝置12的插腳數(shù)無法減少，而增加成本。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的目的是提供一種用于內(nèi)部電路仿真器系統(tǒng)的裝置及其內(nèi)存存取方法，該裝置利用提供給內(nèi)部電路仿真器系統(tǒng)的數(shù)據(jù)與地址總線來存取外部內(nèi)存數(shù)據(jù)，以便減少該裝置的輸出輸入插腳。
為達到上述目的，本發(fā)明的裝置包含一第一緩沖器，用于接收所述內(nèi)部電路仿真器的高位地址總線信號，并由一緩沖器使能信號控制，且在該緩沖器使能信號被使能時導(dǎo)通；一第二緩沖器，用于接收所述內(nèi)部電路仿真器的地址/數(shù)據(jù)多任務(wù)總線信號，并由所述緩沖器使能信號與一方向控制信號控制，且在所述緩沖器使能信號被使能時導(dǎo)通；一高地址總線，用于連接所述第一緩沖器的輸出，并連接至所述外部內(nèi)存的高位地址總線；一低地址/數(shù)據(jù)多任務(wù)總線，用于連接所述第二緩沖器的輸出，并連接至所述外部內(nèi)存的數(shù)據(jù)總線；一低地址總線，用于連接至所述外部內(nèi)存的低位地址總線；以及控制單元，用于接收所述內(nèi)部電路仿真器的控制信號并產(chǎn)生所述緩沖器使能信號與所述方向控制信號；其中所述緩沖器使能信號在所述內(nèi)部電路仿真器的地址鎖存信號使能時被使能，且當(dāng)所述內(nèi)部電路仿真器的高位地址信號不符合所述裝置的地址時被禁止。
本發(fā)明還提供一種內(nèi)部電路仿真器系統(tǒng)的內(nèi)存存取方法，用于在內(nèi)部電路仿真器不存取裝置的數(shù)據(jù)時，該裝置利用提供給內(nèi)部電路仿真器的數(shù)據(jù)與地址總線來存取外部內(nèi)存數(shù)據(jù)，該方法包含下列步驟接收高位地址信號，所述裝置經(jīng)由一第一緩沖器接收所述內(nèi)部電路仿真器所輸出的高位地址信號；產(chǎn)生緩沖器使能控制信號，當(dāng)所述內(nèi)部電路仿真器的地址鎖存信號使能時將緩沖器使能控制信號使能，且在所述內(nèi)部電路仿真器的高位地址信號不符合所述裝置所設(shè)定的地址范圍時，將緩沖器使能控制信號禁止；提供一第二緩沖器，用于接收所述內(nèi)部電路仿真器的地址/數(shù)據(jù)多任務(wù)總線信號，并由所述緩沖器使能信號與一方向控制信號控制，且在所述緩沖器使能信號被使能時導(dǎo)通；產(chǎn)生緩沖器方向控制信號，用于根據(jù)所述內(nèi)部電路仿真器所輸出的讀取控制信號產(chǎn)生該緩沖器方向控制信號，以便控制所述第二緩沖器的導(dǎo)通方向；以及外部內(nèi)存存取步驟，在所述緩沖器使能控制信號被禁止時，利用提供給內(nèi)部電路仿真器的數(shù)據(jù)與高地址地址總線以及一低地址總線來存取外部內(nèi)存數(shù)據(jù)。
本發(fā)明可以減少插腳數(shù)，從而降低成本。


圖1所示為公知的具有地址數(shù)據(jù)多任務(wù)總線的內(nèi)部電路仿真器的控制系統(tǒng)。
圖2示出按照本發(fā)明的裝置的內(nèi)部電路仿真器系統(tǒng)結(jié)構(gòu)圖。
圖3示出內(nèi)部電路仿真器的高位地址數(shù)據(jù)A15:8不符合裝置所設(shè)定的地址時的時序圖。
圖4示出內(nèi)部電路仿真器的高位地址數(shù)據(jù)A15:8符合裝置所設(shè)定的地址和讀取控制裝置的數(shù)據(jù)時的時序圖。
圖5示出內(nèi)部電路仿真器的高位地址數(shù)據(jù)A15:8符合裝置所設(shè)定的地址和寫入數(shù)據(jù)至控制裝置時的時序圖。
附圖編號21內(nèi)部電路仿真器22控制裝置23外部內(nèi)存24單向緩沖器25雙向緩沖器具體實施方式
以下參考附圖詳細說明本發(fā)明用于內(nèi)部電路仿真器系統(tǒng)的裝置及其內(nèi)存存取方法。
圖2顯示按照本發(fā)明的裝置的內(nèi)部電路仿真器系統(tǒng)結(jié)構(gòu)圖。如該圖所示，一個內(nèi)部電路仿真器系統(tǒng)包含一內(nèi)部電路仿真器21、一控制裝置22、一外部內(nèi)存23、以及兩個緩沖器24與25。
內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8經(jīng)由第一緩沖器24連接至控制裝置22的高位地址總線BUF_A15:8。同時，內(nèi)部電路仿真器21的地址/數(shù)據(jù)多任務(wù)總線的數(shù)據(jù)經(jīng)由第二緩沖器25連接至控制裝置22的地址/數(shù)據(jù)多任務(wù)總線BUF_A7:0/D7:0。另外，內(nèi)部電路仿真器21的地址鎖存信號ALE、讀取控制信號/RD、以及寫入控制信號WR則直接輸入至控制裝置22。
控制裝置22根據(jù)內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8譯碼出內(nèi)部電路仿真器21是否對該控制裝置22進行存取(Hit)。若內(nèi)部電路仿真器21對控制裝置22進行存取，則控制裝置22將緩沖器使能控制信號/BUF_OE使能，且根據(jù)讀取控制信號/RD與寫入控制信號WR設(shè)定緩沖器方向控制信號BUF_DIR。緩沖器使能控制信號/BUF_OE用來控制第一緩沖器24與第二緩沖器25是否導(dǎo)通，而緩沖器方向控制信號BUF_DIR用來控制第二緩沖器25的導(dǎo)通方向。
第一緩沖器24為具有單方向?qū)ǖ木彌_器。當(dāng)緩沖器使能控制信號/BUF_OE被使能時，該緩沖器24導(dǎo)通，而當(dāng)緩沖器使能控制信號/BUF_OE被禁止時，該緩沖器24的輸出端保持高阻抗?fàn)顟B(tài)。第二緩沖器25為雙向?qū)刂凭彌_器。當(dāng)緩沖器使能控制信號/BUF_OE被使能時，該緩沖器25導(dǎo)通，且根據(jù)緩沖器方向控制信號BUF_DIR的狀態(tài)調(diào)整導(dǎo)通方向。而當(dāng)緩沖器使能控制信號/BUF_OE被禁止時，該緩沖器25的兩端均保持為高阻抗?fàn)顟B(tài)。
外部內(nèi)存23的高位地址總線連接于控制裝置22的高位地址總線BUF_A15:8，而數(shù)據(jù)總線連接于控制裝置22的地址/數(shù)據(jù)多任務(wù)總線BUF_A7:0/D7:0，同時低位地址總線連接于控制裝置22的內(nèi)存地址總線ROM_A7:0。另外，控制裝置22還輸出控制信號至外部內(nèi)存23，例如讀取信號等。當(dāng)然，外部內(nèi)存23還可受到緩沖器使能控制信號/BUF_OE的反向控制。也就是在緩沖器使能控制信號/BUF_OE被禁止時，該外部內(nèi)存23才可被使能。
控制裝置22包含一控制單元221來產(chǎn)生緩沖器使能控制信號/BUF_OE與緩沖器方向控制信號BUF_DIR。緩沖器使能控制信號/BUF_OE是根據(jù)內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8譯碼產(chǎn)生，而緩沖器方向控制信號BUF_DIR是由讀取控制信號/RD產(chǎn)生。當(dāng)內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8不符合控制裝置22所設(shè)定的地址時，緩沖器使能控制信號/BUF_OE被禁止(disable)，且持續(xù)至下一個地址鎖存信號ALE的正邊緣。
以下參考圖3至圖5說明各控制信號的動作。圖3顯示內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8不符合控制裝置22所設(shè)定的地址時的時序圖。圖4顯示內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8符合控制裝置22所設(shè)定的地址且讀取控制裝置22的數(shù)據(jù)時的時序圖。圖5顯示內(nèi)部電路仿真器21的高位地址數(shù)據(jù)A15:8符合控制裝置22所設(shè)定的地址且寫入數(shù)據(jù)至控制裝置22時的時序圖。
如圖3所示，在內(nèi)部電路仿真器21的地址鎖存信號ALE正邊緣時，控制裝置22的緩沖器使能控制信號/BUF_OE被使能，因此輸入至控制裝置22的總線BUF_A15:8、BUF_A7:0/D7:0的數(shù)據(jù)為內(nèi)部電路仿真器21的地址A15:8與A7:0。此時，控制裝置22即根據(jù)地址A15:8進行譯碼。由于地址A15:8不符合控制裝置22所設(shè)定的地址范圍，因此緩沖器使能控制信號/BUF_OE在地址鎖存信號ALE負邊緣時被禁止。由于緩沖器使能控制信號/BUF_OE被禁止，故并不需要考慮緩沖器方向控制信號BUF_DIR的狀態(tài)。當(dāng)緩沖器使能控制信號/BUF_OE被禁止后，控制裝置22即可取得總線BUF_A15:8與BUF_A7:0/D7:0的控制權(quán)而對外部內(nèi)存23進行存取動作。此時，控制裝置22即可通過總線BUF_A15:8與ROM_A7:0送出地址信號給外部內(nèi)存23，同時利用總線BUF_A7:0/D7:0傳送數(shù)據(jù)。當(dāng)然，控制裝置22可利用控制信號ROM/RD控制存取動作。
接著如圖4與圖5所示，在內(nèi)部電路仿真器21的地址鎖存信號ALE正邊緣時，控制裝置22的緩沖器使能控制信號/BUF_OE被使能，因此輸入至控制裝置22的總線BUF_A15:8、BUF_A7:0/D7:0的數(shù)據(jù)為內(nèi)部電路仿真器21的地址A15:8與A7:0。此時，控制裝置22即根據(jù)地址A15:8進行譯碼。由于地址A15:8符合控制裝置22所設(shè)定的地址范圍，因此緩沖器使能控制信號/BUF_OE持續(xù)被使能，所以內(nèi)部電路仿真器21即可通過總線BUF_A15:8、BUF_A7:0/D7:0存取控制裝置22的數(shù)據(jù)。圖4與圖5的差異僅是控制信號/RD、WR不同而已。
由于控制裝置22的高位地址總線BUF_A15:8與地址/數(shù)據(jù)多任務(wù)總線BUF_A7:0/D7:0除了提供給內(nèi)部電路仿真器21使用，還提供給外部內(nèi)存23使用，因此雖然該控制裝置22必須輸出緩沖器使能控制信號/BUF_OE與緩沖器方向控制信號BUF_DIR信號，但可節(jié)省其它地址與數(shù)據(jù)的輸出插腳。
以上雖以實施例說明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離本發(fā)明的范圍，本領(lǐng)域的技術(shù)人員可進行各種變化或變更。
權(quán)利要求
1.一種用于內(nèi)部電路仿真器系統(tǒng)的裝置，用于利用提供給內(nèi)部電路仿真器的數(shù)據(jù)與地址總線來存取外部內(nèi)存數(shù)據(jù)，以便減少該裝置的輸出輸入插腳，該裝置包含一第一緩沖器，用于接收所述內(nèi)部電路仿真器的高位地址總線信號，并由一緩沖器使能信號控制，且在該緩沖器使能信號被使能時導(dǎo)通；一第二緩沖器，用于接收所述內(nèi)部電路仿真器的地址/數(shù)據(jù)多任務(wù)總線信號，并由所述緩沖器使能信號與一方向控制信號控制，且在所述緩沖器使能信號被使能時導(dǎo)通；一高地址總線，用于連接所述第一緩沖器的輸出，并連接至所述外部內(nèi)存的高位地址總線；一低地址/數(shù)據(jù)多任務(wù)總線，用于連接所述第二緩沖器的輸出，并連接至所述外部內(nèi)存的數(shù)據(jù)總線；一低地址總線，用于連接至所述外部內(nèi)存的低位地址總線；以及控制單元，用于接收所述內(nèi)部電路仿真器的控制信號并產(chǎn)生所述緩沖器使能信號與所述方向控制信號；其中所述緩沖器使能信號在所述內(nèi)部電路仿真器的地址鎖存信號使能時被使能，且當(dāng)所述內(nèi)部電路仿真器的高位地址信號不符合所述裝置的地址時被禁止。
2.如權(quán)利要求1所述的用于內(nèi)部電路仿真器系統(tǒng)的裝置，其中所述第二緩沖器在所述內(nèi)部電路仿真器的讀取控制信號使能時，用于將所述裝置的低地址/數(shù)據(jù)多任務(wù)總線導(dǎo)通到所述內(nèi)部電路仿真器的低地址/數(shù)據(jù)多任務(wù)總線。
3.如權(quán)利要求2所述的用于內(nèi)部電路仿真器系統(tǒng)的裝置，其中所述第二緩沖器在所述內(nèi)部電路仿真器的寫入控制信號使能時，用于將所述內(nèi)部電路仿真器的低地址/數(shù)據(jù)多任務(wù)總線導(dǎo)通到所述裝置的低地址/數(shù)據(jù)多任務(wù)總線。
4.如權(quán)利要求1所述的用于內(nèi)部電路仿真器系統(tǒng)的裝置，其中所述裝置還輸出讀取控制信號到所述外部內(nèi)存。
5.如權(quán)利要求4所述的用于內(nèi)部電路仿真器系統(tǒng)的裝置，其中所述裝置還輸出緩沖器使能信號到所述外部內(nèi)存，以便在該緩沖器使能信號被禁止時將該外部內(nèi)存使能。
6.一種內(nèi)部電路仿真器系統(tǒng)的內(nèi)存存取方法，用于在內(nèi)部電路仿真器不存取裝置的數(shù)據(jù)時，該裝置利用提供給內(nèi)部電路仿真器的數(shù)據(jù)與地址總線來存取外部內(nèi)存數(shù)據(jù)，該方法包含下列步驟接收高位地址信號，所述裝置經(jīng)由一第一緩沖器接收所述內(nèi)部電路仿真器所輸出的高位地址信號；產(chǎn)生緩沖器使能控制信號，當(dāng)所述內(nèi)部電路仿真器的地址鎖存信號使能時將緩沖器使能控制信號使能，且在所述內(nèi)部電路仿真器的高位地址信號不符合所述裝置所設(shè)定的地址范圍時，將緩沖器使能控制信號禁止；提供一第二緩沖器，用于接收所述內(nèi)部電路仿真器的地址/數(shù)據(jù)多任務(wù)總線信號，并由所述緩沖器使能信號與一方向控制信號控制，且在所述緩沖器使能信號被使能時導(dǎo)通；產(chǎn)生緩沖器方向控制信號，用于根據(jù)所述內(nèi)部電路仿真器所輸出的讀取控制信號產(chǎn)生該緩沖器方向控制信號，以便控制所述第二緩沖器的導(dǎo)通方向；以及外部內(nèi)存存取步驟，在所述緩沖器使能控制信號被禁止時，利用提供給內(nèi)部電路仿真器的數(shù)據(jù)與高地址地址總線以及一低地址總線來存取外部內(nèi)存數(shù)據(jù)。
全文摘要
提出一種用于內(nèi)部電路仿真器(ICE)系統(tǒng)的裝置及其內(nèi)存存取方法，該裝置利用提供給內(nèi)部電路仿真器系統(tǒng)的數(shù)據(jù)與地址總線來存取外部內(nèi)存數(shù)據(jù)。該裝置包含一第一緩沖器，用于接收內(nèi)部電路仿真器的高位地址總線信號，并由一緩沖器使能信號控制，且在該緩沖器使能信號被使能時導(dǎo)通；一第二緩沖器，用于接收內(nèi)部電路仿真器的地址/數(shù)據(jù)多任務(wù)總線信號，并由緩沖器使能信號與一方向控制信號控制，且在緩沖器使能信號被使能時導(dǎo)通；一高地址總線，用于連接第一緩沖器的輸出，并連接至外部內(nèi)存的高位地址總線；一低地址/數(shù)據(jù)多任務(wù)總線，用于連接第二緩沖器的輸出，并連接至外部內(nèi)存的數(shù)據(jù)總線；一低地址總線；以及控制單元。本發(fā)明可以減少插腳數(shù)，降低成本。
文檔編號G06F12/00GK1477514SQ0213028
公開日2004年2月25日 申請日期2002年8月22日 優(yōu)先權(quán)日2002年8月22日
發(fā)明者陳冠州 申請人:聯(lián)發(fā)科技股份有限公司