專(zhuān)利名稱(chēng)：輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸出電路，尤其涉及在低電源電壓下也可高速輸出信號(hào)的輸出電路結(jié)構(gòu)。
背景技術(shù)：
圖24是表示現(xiàn)有的輸出電路的最終輸出級(jí)的結(jié)構(gòu)的一例。圖24中，輸出電路包含連接在電源節(jié)點(diǎn)和輸出節(jié)點(diǎn)ON之間并且在其柵上接收內(nèi)部信號(hào)INP的P溝道MOS晶體管(絕緣柵型場(chǎng)效應(yīng)晶體管)PQ和連接在輸出節(jié)點(diǎn)ON和接地點(diǎn)之間并且在其柵上接收內(nèi)部信號(hào)INN的N溝道MOS晶體管NQ。向輸出節(jié)點(diǎn)ON輸出輸出信號(hào)DQ。
內(nèi)部信號(hào)INP和INN是由未示出的輸出驅(qū)動(dòng)控制電路生成的相同邏輯電平的信號(hào)。
內(nèi)部信號(hào)INP和INN都為H電平時(shí)，MOS晶體管NQ為接通狀態(tài)，MOS晶體管PQ為斷開(kāi)狀態(tài)，輸出節(jié)點(diǎn)ON放電到接地電壓電平。
另一方面，內(nèi)部信號(hào)INP和INN都為L(zhǎng)電平時(shí)，MOS晶體管PQ為接通狀態(tài)，MOS晶體管NQ為斷開(kāi)狀態(tài)。該狀態(tài)中，輸出節(jié)點(diǎn)ON通過(guò)MOS晶體管PQ充電到輸出電源電壓VDDQ電平，輸出信號(hào)DQ變?yōu)镠電平。
內(nèi)部信號(hào)INP為L(zhǎng)電平而內(nèi)部信號(hào)INP為L(zhǎng)電平時(shí)，MOS晶體管PQ和NQ都為斷開(kāi)狀態(tài)，輸出節(jié)點(diǎn)為高阻抗?fàn)顟B(tài)。
輸出電路中，由分別具有比較大的驅(qū)動(dòng)力的P溝道MOS晶體管PQ和N溝道MOS晶體管NQ構(gòu)成驅(qū)動(dòng)輸出節(jié)點(diǎn)ON的輸出驅(qū)動(dòng)器段。通過(guò)這些MOS晶體管PQ和NQ高速驅(qū)動(dòng)連接外部裝置等的輸出節(jié)點(diǎn)ON的大負(fù)載，高速傳遞輸出信號(hào)DQ。
內(nèi)部信號(hào)INP，H電平是與輸出電源電壓VDDQ相同的電壓電平，其L電平是接地電壓電平。P溝道MOS晶體管PQ的電流驅(qū)動(dòng)能力由其柵—源區(qū)之間的電壓Vgs決定。因此，輸出電源電壓VDDQ例如為2.5V，比較高時(shí)，P溝道MOS晶體管PQ的柵—源區(qū)之間的電壓Vgs約為2.5V，可高速充電輸出節(jié)點(diǎn)ON。
但是，為降低整個(gè)系統(tǒng)的功耗并高速傳送信號(hào)，在輸出電源電壓VDDQ低至例如1.8V時(shí)，該P(yáng)溝道MOS晶體管PQ導(dǎo)通時(shí)的柵—源區(qū)之間電壓Vgs為1.8V，電源電壓VDDQ與2.5V時(shí)相比降低其電流驅(qū)動(dòng)能力。尤其，在規(guī)格值中，對(duì)這種輸出電源電壓VDDQ確定許可值，該輸出電源電壓VDDQ的許可范圍例如為1.95V到1.65V。因此，輸出電源電壓VDDQ降低到該下限許可值1.65V時(shí)，P溝道MOS晶體管PQ的電流驅(qū)動(dòng)能力被再次降低，存在不能高速驅(qū)動(dòng)輸出節(jié)點(diǎn)ON、不能高速傳遞輸出信號(hào)DQ的問(wèn)題。
輸出電源電壓VDDQ低電壓化時(shí)，為增大P溝道MOS晶體管PQ的電流驅(qū)動(dòng)能力，考慮增大其尺寸(溝道寬度W和溝道長(zhǎng)度L的比)。但是，由于和前一代的互換性和接口(interface)不同等，作為使用半導(dǎo)體存儲(chǔ)裝置的系統(tǒng)的電源電壓，有時(shí)電源電壓比較高。這樣系統(tǒng)中，采用輸出晶體管的大小增大的半導(dǎo)體存儲(chǔ)裝置的情況下，輸出節(jié)點(diǎn)的驅(qū)動(dòng)力過(guò)大，產(chǎn)生鏈接等，不能高速輸出數(shù)據(jù)。
考慮減小該P(yáng)溝道MOS晶體管的閾值電壓的絕對(duì)值，在這種減小閾值電壓的絕對(duì)值的情況下，斷開(kāi)時(shí)的泄漏電流(子閾值電流)增大，增大待機(jī)狀態(tài)時(shí)的消耗電流。
N溝道MOS晶體管NQ中，其導(dǎo)通時(shí)柵—源區(qū)之間電壓Vgs同樣降低。因此，該N溝道MOS晶體管NQ的柵上施加的內(nèi)部信號(hào)INN的H電平若為輸出電源電壓VDDQ電平，同樣該N溝道MOS晶體管NQ的電流驅(qū)動(dòng)能力也降低，不能高速對(duì)輸出節(jié)點(diǎn)放電。
這種輸出電源電壓低電壓化在半導(dǎo)體存儲(chǔ)裝置中很明顯，在低電源電壓中輸出電路的動(dòng)作速度降低的情況下，半導(dǎo)體存儲(chǔ)裝置的動(dòng)作速度根據(jù)輸出電路的動(dòng)作速度規(guī)律加速，不能高速動(dòng)作該半導(dǎo)體存儲(chǔ)裝置，不能構(gòu)建在低電源電壓下進(jìn)行高速處理的系統(tǒng)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供即便在低電源電壓下都可高速輸出信號(hào)的輸出電路。
本發(fā)明的另一目的是提供在低電源電壓下都可高速動(dòng)作的適合于半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸出電路。
根據(jù)本發(fā)明的第一方面的輸出電路包括連接在輸出節(jié)點(diǎn)和供給輸出電源電壓的電源節(jié)點(diǎn)之間，并根據(jù)內(nèi)部信號(hào)選擇地導(dǎo)通的第一導(dǎo)電型的第一輸出晶體管；和連接在該電源節(jié)點(diǎn)和該輸出節(jié)點(diǎn)之間，根據(jù)內(nèi)部信號(hào)同相導(dǎo)通第一晶體管的第二導(dǎo)電型的第二晶體管。
根據(jù)本發(fā)明的第二方面的輸出電路包括連接在輸出電源節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一輸出晶體管、連接在輸出電源節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第二晶體管、根據(jù)內(nèi)部信號(hào)選擇地將第一晶體管驅(qū)動(dòng)為導(dǎo)通狀態(tài)的第一驅(qū)動(dòng)電路以及根據(jù)動(dòng)作模式指示信號(hào)選擇地激活，在激活時(shí)根據(jù)內(nèi)部信號(hào)選擇地將第二晶體管驅(qū)動(dòng)到導(dǎo)通狀態(tài)的第二驅(qū)動(dòng)電路。該第二驅(qū)動(dòng)電路包含根據(jù)動(dòng)作模式指示信號(hào)生成輸出電源節(jié)點(diǎn)的電壓電平的第一控制信號(hào)的第一柵電路、根據(jù)動(dòng)作模式指示信號(hào)生成外部電源電壓電平的第二控制信號(hào)的第二柵電路、根據(jù)內(nèi)部信號(hào)將第二晶體管的刪電極驅(qū)動(dòng)為輸出電源節(jié)點(diǎn)的電壓電平的第三晶體管、根據(jù)第一控制信號(hào)選擇地導(dǎo)通，導(dǎo)通時(shí)將第二晶體管的柵電極驅(qū)動(dòng)為輸出電源節(jié)點(diǎn)的輸出電源電壓電平的第四晶體管、在第二晶體管的柵電極和輸出電源電壓以及提供極性不同的參考電壓的參考節(jié)點(diǎn)之間彼此串聯(lián)連接的第五和第六晶體管。該第五晶體管在其柵上接收第二控制信號(hào)，第六晶體管連接在第五交通崗和參考節(jié)點(diǎn)之間并在其柵電極上接收內(nèi)部信號(hào)。
根據(jù)本發(fā)明第三方面的輸出電路具有根據(jù)特定電源電壓電平的動(dòng)作模式，可固定地設(shè)定其驅(qū)動(dòng)能力，在設(shè)定的驅(qū)動(dòng)能力下，根據(jù)內(nèi)部信號(hào)將輸出節(jié)點(diǎn)驅(qū)動(dòng)為輸出電源節(jié)點(diǎn)的電壓電平的第一輸出級(jí)。
根據(jù)本發(fā)明第四方面的輸出電路具有根據(jù)內(nèi)部信號(hào)生成在負(fù)電壓和輸出電源電壓之間變化的信號(hào)的輸出驅(qū)動(dòng)電路；和根據(jù)該輸出驅(qū)動(dòng)電路的輸出信號(hào)將輸出節(jié)點(diǎn)驅(qū)動(dòng)為輸出電源電壓電平的第一晶體管。
根據(jù)本發(fā)明第五方面的輸出電路在可變更數(shù)據(jù)的位寬度的結(jié)構(gòu)中，將未使用的數(shù)據(jù)輸出電路的輸出電源節(jié)點(diǎn)耦合于傳遞和上述輸出電源線不同的電壓的電源線。
驅(qū)動(dòng)輸出節(jié)點(diǎn)的部分中，并排配置彼此導(dǎo)電型不同的晶體管。由此，與并排配置同一導(dǎo)電型的晶體管的情況相比，可用和另一驅(qū)動(dòng)能力相同的占有面積增大一方的驅(qū)動(dòng)能力，可抑制面積增大，可增加輸出節(jié)點(diǎn)的驅(qū)動(dòng)能力。
尤其，通過(guò)在阱區(qū)形成該輸出晶體管，可并排配置導(dǎo)電型不同的晶體管，通過(guò)將該晶體管的襯底區(qū)域偏置到輸出電源電壓電平，可在輸出節(jié)點(diǎn)驅(qū)動(dòng)時(shí)利用寄生雙極晶體管，可更高速地驅(qū)動(dòng)輸出節(jié)點(diǎn)。
通過(guò)并排配置輸出晶體管并選擇地根據(jù)動(dòng)作模式指示信號(hào)激活一方的晶體管，可根據(jù)動(dòng)作模式調(diào)整輸出節(jié)點(diǎn)的驅(qū)動(dòng)能力。此時(shí)，驅(qū)動(dòng)輸出晶體管的一列上連接的晶體管之一上將動(dòng)作模式指示信號(hào)的電壓電平變更為外部電源電壓電平來(lái)提供，可更高速地驅(qū)動(dòng)該輸出用晶體管，通過(guò)該串聯(lián)晶體管可緩和輸出晶體管驅(qū)動(dòng)用的晶體管的漏電場(chǎng)，防止產(chǎn)生熱載流子。
通過(guò)調(diào)整根據(jù)電源電壓電平驅(qū)動(dòng)為輸出節(jié)點(diǎn)的電源電壓電平的第一輸出級(jí)的驅(qū)動(dòng)能力可對(duì)應(yīng)電源電壓電平調(diào)整輸出節(jié)點(diǎn)驅(qū)動(dòng)速度，即便在低電源電壓中也可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)。
通過(guò)擴(kuò)大驅(qū)動(dòng)該輸出晶體管的信號(hào)振幅，即便在低電源電壓下也可增大導(dǎo)通時(shí)的柵—源區(qū)之間的電壓，對(duì)應(yīng)地可增大驅(qū)動(dòng)能力，可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)。
在輸出數(shù)據(jù)的位寬度可變更的結(jié)構(gòu)中，通過(guò)將未使用的數(shù)據(jù)輸出電路的電源節(jié)點(diǎn)的電位固定在與數(shù)據(jù)輸出電源電壓不同的電壓，可穩(wěn)定未使用的數(shù)據(jù)輸出電路的電源節(jié)點(diǎn)的電壓，防止未使用的數(shù)據(jù)輸出電路的電源噪聲對(duì)其他電路的動(dòng)作產(chǎn)生壞影響。
附圖的簡(jiǎn)要說(shuō)明

圖1是簡(jiǎn)要表示根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的整體結(jié)構(gòu)的圖；圖2是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例1的輸出電路的結(jié)構(gòu)的圖；圖3是簡(jiǎn)要表示圖2所示的上拉用電平變換電路的結(jié)構(gòu)的圖；圖4是表示圖2所示的下拉用電平變換電路的結(jié)構(gòu)一例的圖；圖5是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例2的輸出電路的結(jié)構(gòu)的圖；圖6是表示圖5所示輸出電路的動(dòng)作的信號(hào)波形圖；圖7是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例3的輸出電路的結(jié)構(gòu)的圖；圖8是表示圖7所示輸出電路的動(dòng)作的信號(hào)波形圖；圖9是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例3的變形例的圖；圖10是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例4的輸出電路的結(jié)構(gòu)的圖；圖11A是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例5的輸出電路的結(jié)構(gòu)的圖，圖11B是表示圖11A所示輸出電路的動(dòng)作的信號(hào)波形圖；圖12是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例6的輸出控制電路的結(jié)構(gòu)的圖；圖13是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例6的輸出電路的結(jié)構(gòu)的圖；
圖14是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例7的變形例的圖；圖15是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例8的輸出電路的結(jié)構(gòu)的圖；圖16是簡(jiǎn)要表示圖15所示的上拉用N溝道MOS晶體管的截面結(jié)構(gòu)的圖；圖17是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例9的輸出電路的結(jié)構(gòu)的圖；圖18是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例10的輸出電路的結(jié)構(gòu)的圖；圖19是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例11的輸出電路的結(jié)構(gòu)的圖；圖20是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例12的輸出電路的結(jié)構(gòu)的圖；圖21是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例13的半導(dǎo)體存儲(chǔ)裝置的電源和輸出緩沖電路的配置的圖；圖22是具體表示本發(fā)明的實(shí)施例13的輸出電路的電源結(jié)構(gòu)的圖；圖23是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例14的輸出電路的主要構(gòu)成的圖；圖24是表示已有的輸出緩沖電路結(jié)構(gòu)的一例的圖。
發(fā)明的
具體實(shí)施例方式
整體結(jié)構(gòu)圖1是簡(jiǎn)要表示具有根據(jù)本發(fā)明的輸出電路的整個(gè)半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的圖。圖1中，半導(dǎo)體存儲(chǔ)裝置1包括根據(jù)外部電源電壓EXVDD和VSS生成包含內(nèi)部電源電壓的各種內(nèi)部電壓的內(nèi)部電源電路2、從內(nèi)部電源電路2接收各種電壓(內(nèi)部電源電壓和內(nèi)部電壓)進(jìn)行存儲(chǔ)器單元的選擇和數(shù)據(jù)的寫(xiě)入/讀出的存儲(chǔ)器電路3以及向外部輸出從存儲(chǔ)器電路3讀出的數(shù)據(jù)的輸出電路4。
存儲(chǔ)器電路3包含存儲(chǔ)信息的多個(gè)存儲(chǔ)器單元、選擇存儲(chǔ)器單元的存儲(chǔ)器選擇電路、對(duì)選擇存儲(chǔ)器單元進(jìn)行數(shù)據(jù)的寫(xiě)入/讀出的內(nèi)部寫(xiě)入/讀出電路和控制這些電路的動(dòng)作的周邊控制電路。
輸出電路4在激活時(shí)輸出數(shù)據(jù)位DQ<n0>。向輸出電路4提供與外部電源電壓VDD和VSS不同的輸出電源電壓VDDQ和VSSQ。該輸出電路4中由于處理從存儲(chǔ)器單元3讀出的數(shù)據(jù)，包含使用來(lái)自?xún)?nèi)部電源電路2的內(nèi)部電壓的電路。輸出電路4中，通過(guò)使用專(zhuān)用的輸出電源電壓VDDQ和VSSQ，在數(shù)據(jù)輸出時(shí)，向輸出電路4穩(wěn)定替提供電源電壓，并且防止數(shù)據(jù)輸出時(shí)電壓電壓的變動(dòng)對(duì)內(nèi)部電路的動(dòng)作產(chǎn)生壞影響。
本說(shuō)明中，利用下面詳細(xì)說(shuō)明負(fù)電壓的利用和/或晶體管大小變更等的結(jié)構(gòu)，在增大輸出電路4的驅(qū)動(dòng)力，降低輸出電源電壓VDDQ的電壓電平時(shí)，可高速生成輸出數(shù)據(jù)DQ<n0>。
實(shí)施例1圖2是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例1的輸出電路4的結(jié)構(gòu)的圖。圖2中，輸出電路4包括接收從存儲(chǔ)器電路3讀出的內(nèi)部讀出數(shù)據(jù)RD和來(lái)自存儲(chǔ)器電路3中包含的輸出控制電路的輸出許可信號(hào)OEM的NAND電路10、接收內(nèi)部讀出數(shù)據(jù)RD和輸出許可信號(hào)OEM的柵電路11、將NAND電路10的輸出信號(hào)變換為在輸出電源電壓VDDQ和負(fù)電壓VBB0之間變化的信號(hào)的電平變換電路12、將柵電路11的輸出信號(hào)變換為在外部電源電壓EXVDD和接地電壓VSS之間變化的信號(hào)的電平變換電路13、接收電平變換電路13的輸出信號(hào)的反相器14以及根據(jù)電平變換電路12和反相器14的輸出信號(hào)生成輸出數(shù)據(jù)DQ的輸出緩沖電路15。
該圖2中，輸出電路4中，表示出輸出1位的數(shù)據(jù)DQ的部分的結(jié)構(gòu)。對(duì)應(yīng)對(duì)應(yīng)輸出數(shù)據(jù)位配置該圖2所示的結(jié)構(gòu)。
NAND電路10將來(lái)自圖1所示的內(nèi)部電源電路2的周邊電源電壓VDDP接收為一個(gè)動(dòng)作電源電壓，內(nèi)部讀出數(shù)據(jù)RD和輸出許可信號(hào)OEM都為H電平時(shí)，輸出L電平的信號(hào)。該NAND電路10在內(nèi)部讀出數(shù)據(jù)RD和輸出許可信號(hào)OEM之一為L(zhǎng)電平時(shí)，輸出周邊電源電壓VDDP電平的H電平的信號(hào)。
柵電路11將周邊電源電壓VDDP接收為一個(gè)動(dòng)作電源電壓，在內(nèi)部讀出數(shù)據(jù)RD為L(zhǎng)電平并且輸出許可信號(hào)OEM為H電平時(shí)，輸出L電平的信號(hào)。該柵電路11在輸出許可信號(hào)OEM為L(zhǎng)電平時(shí)或內(nèi)部讀出數(shù)據(jù)RD為H電平時(shí)，輸出周邊電源電壓VDDP電平的H電平的信號(hào)。
電平變換電路12將周邊電源電壓VDDP和接地電壓VSS以及輸出電源電壓VDDQ和負(fù)電壓VBB0接收為動(dòng)作電源電壓，將來(lái)自NAND電路10的振幅VDDP的信號(hào)變換為振幅VDDQ-|VBB0|的信號(hào)。
電平變換電路13接收外部電源電壓EXVDD和接地電壓VSS，將來(lái)自柵電路11的振幅VDDP電平的信號(hào)變換為振幅EXVDD的信號(hào)。
反相器14將外部電源電壓EXVDD和接地電壓VSS接收為動(dòng)作電源電壓，反轉(zhuǎn)電平變換電路13的輸出信號(hào)。
輸出緩沖電路15包括在電平變換電路12的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通并將輸出電源節(jié)點(diǎn)15a上的輸出電源電壓VDDQ傳遞到輸出節(jié)點(diǎn)15b的P溝道MOS晶體管PQ和在反相器14的輸出信號(hào)為H電平時(shí)導(dǎo)通并將輸出節(jié)點(diǎn)15b驅(qū)動(dòng)為輸出接地電壓VSSQ電平的N溝道MOS晶體管NQ。通過(guò)電平變換電路12生成負(fù)電壓VBB0電平的L電平信號(hào)，通過(guò)提供給輸出緩沖電路15中包含的P溝道MOS晶體管PQ的柵，可將P溝道MOS晶體管PQ導(dǎo)通時(shí)的柵—源區(qū)之間電壓Vgs設(shè)為VBB0-VDDQ，與原來(lái)的提供接地電壓的L電平的信號(hào)的情況相比，可僅增大負(fù)電壓VBB0。由此，可增大P溝道MOS晶體管PQ的電流驅(qū)動(dòng)能力。從而，輸出電源電壓VDDQ的規(guī)格值僅為例如1.8V的情況下，即便輸出電源電壓VDDQ降低到例如下限許可值的1.65V時(shí)，可具有充分大的驅(qū)動(dòng)能力，可向輸出節(jié)點(diǎn)15b提供電流。
作為該負(fù)電壓VBB0的電壓電平，例如該P(yáng)溝道MOS晶體管PQ在輸出電源電壓VDDQ為2.5V時(shí)可提供充分的電流驅(qū)動(dòng)能力的情況下，該輸出電源電壓VDDQ降低到1.8V的情況下，可設(shè)定到補(bǔ)償該降低部分0.7V的電壓電平。該電壓電平根據(jù)MOS晶體管的漏電流的飽和區(qū)域的乘方特性求出。
另一方面，N溝道MOS晶體管NQ在導(dǎo)通時(shí)在其柵上接收外部電源電壓EXVDD。該外部電源電壓EXVDD在輸出電源電壓VDDQ為例如1.8V的情況下，為比其高的電源電壓電平，可增大N溝道MOS晶體管NQ導(dǎo)通時(shí)的柵一源區(qū)之間電壓，可高速對(duì)輸出節(jié)點(diǎn)15b放電。
因此，如圖2所示，電平變換電路12中，作為L(zhǎng)電平的信號(hào)，通過(guò)生成負(fù)電壓VBB0電平的信號(hào)，在輸出緩沖電路15中，可增大用于上拉輸出節(jié)點(diǎn)15b的P溝道MOS晶體管PQ的電流驅(qū)動(dòng)能力，即便輸出電源電壓VDDQ降低時(shí)也可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)15b。
圖3是表示圖2所示的電平變換電路12的結(jié)構(gòu)的一例的圖。圖3中，電平變換電路12包含將圖2所示的NAND電路10的輸出信號(hào)SINA變換為輸出電源電壓VDDQ電平的振幅信號(hào)的第一電平變換器20和將第一電平變換器20的輸出信號(hào)變換為振幅VDDQ-VBB0的信號(hào)的第二電平變換器21。
第一電平變換器20包含交叉耦合的P溝道MOS晶體管20a和20b、在內(nèi)部節(jié)點(diǎn)20f和接地節(jié)點(diǎn)之間連接并且其柵上接收輸出信號(hào)SINA的N溝道MOS晶體管20c和連接在內(nèi)部節(jié)點(diǎn)20g和接地節(jié)點(diǎn)之間并且其柵上經(jīng)反相器20e接收信號(hào)SINA的NAND電路20d。反相器20e的動(dòng)作電源電壓是周邊電源電壓VDDP。
P溝道MOS晶體管20a連接在輸出電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)20f之間并且其柵連接于內(nèi)部節(jié)點(diǎn)20g。P溝道MOS晶體管20b連接在輸出電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)20e之間并且其柵連接于內(nèi)部節(jié)點(diǎn)20f。
在該第一電平變換器20中，信號(hào)SINA為H電平時(shí)，N溝道MOS晶體管20c為接通狀態(tài)，P溝道MOS晶體管20b為斷開(kāi)狀態(tài)。該狀態(tài)中，內(nèi)部節(jié)點(diǎn)20f經(jīng)N溝道MOS晶體管20c驅(qū)動(dòng)為接地電壓電平，P溝道MOS晶體管20b為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)20g電壓電平為輸出電源電壓VDDQ電平。另一方面，該內(nèi)部節(jié)點(diǎn)20g為H電平時(shí)，P溝道MOS晶體管20a為斷開(kāi)狀態(tài)，最終內(nèi)部節(jié)點(diǎn)20f為接地電壓VSS電平，內(nèi)部節(jié)點(diǎn)20g為輸出電源電壓VDDQ電平。
另一方面，信號(hào)SINA為L(zhǎng)電平時(shí)，N溝道MOS晶體管20c為斷開(kāi)狀態(tài)，P溝道MOS晶體管20b為接通狀態(tài)。該狀態(tài)中，內(nèi)部節(jié)點(diǎn)20g經(jīng)MOS晶體管20d驅(qū)動(dòng)為接地電壓VSS電平，內(nèi)部節(jié)點(diǎn)20f由P溝道MOS晶體管20a充電，為輸出電源電壓VDDQ電平。內(nèi)部節(jié)點(diǎn)20f為輸出電源電壓VDDQ電平，MOS晶體管20b為斷開(kāi)狀態(tài)。
因此，通過(guò)該第一電平變換器20周邊電源電壓VDDP的信號(hào)SINA變換為輸出電源電壓VDDQ電平的信號(hào)。該電平變換電路20僅進(jìn)行信號(hào)振幅變換，不反轉(zhuǎn)輸入信號(hào)的邏輯電平。
第二電平變換器21包含交叉耦合的N溝道MOS晶體管21a和21b、在內(nèi)部節(jié)點(diǎn)21f和輸出電源節(jié)點(diǎn)之間連接并且其柵上耦合第一電平變換器20的內(nèi)部節(jié)點(diǎn)20g的P溝道MOS晶體管21c和連接在內(nèi)部節(jié)點(diǎn)21g和輸出電源節(jié)點(diǎn)之間并且其柵上連接第一電平變換器20的內(nèi)部節(jié)點(diǎn)20f的P溝道MOS晶體管21d。
MOS晶體管21a連接在負(fù)電壓節(jié)點(diǎn)21h和內(nèi)部節(jié)點(diǎn)21f之間并且其柵連接于內(nèi)部節(jié)點(diǎn)21g。MOS晶體管21b連接在負(fù)電壓節(jié)點(diǎn)21h和內(nèi)部節(jié)點(diǎn)21g之間并且其柵連接于內(nèi)部節(jié)點(diǎn)21f。負(fù)電壓節(jié)點(diǎn)21h上提供負(fù)電壓VBB0。
第一電平變換器20的內(nèi)部節(jié)點(diǎn)20f和20g分別為輸出電源電壓VDDQ和接地電壓VSS電平狀態(tài)。該狀態(tài)中，第二電平變換器21中，MOS晶體管21c為接通狀態(tài)，MOS晶體管21d為斷開(kāi)狀態(tài)，內(nèi)部節(jié)點(diǎn)21f通過(guò)MOS晶體管21c充電到輸出電源電壓VDDQ電平。隨著該內(nèi)部節(jié)點(diǎn)21f的電壓上升，MOS晶體管21b為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)21g驅(qū)動(dòng)到負(fù)電壓VBB0電平。內(nèi)部節(jié)點(diǎn)21g驅(qū)動(dòng)到負(fù)電壓VBB0電平時(shí)，MOS晶體管21a為斷開(kāi)狀態(tài)。因此該狀態(tài)中，從內(nèi)部節(jié)點(diǎn)21g輸出負(fù)電壓VBB0電平的信號(hào)，提供給輸出緩沖電路15的P溝道MOS晶體管PQ的柵。
接著，第一電平變換器20中，考慮內(nèi)部節(jié)點(diǎn)20f為接地電壓VSS電平，內(nèi)部節(jié)點(diǎn)20e為輸出電源電壓VDDQ電平的狀態(tài)。該狀態(tài)中，MOS晶體管21c為斷開(kāi)狀態(tài)，MOS晶體管21d為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)21g經(jīng)MOS晶體管21d驅(qū)動(dòng)為輸出電源電壓VDDQ電平。隨著內(nèi)部節(jié)點(diǎn)21g的電壓上升，MOS晶體管21a為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)21f驅(qū)動(dòng)到負(fù)電壓VBB0電平。內(nèi)部節(jié)點(diǎn)21f驅(qū)動(dòng)到負(fù)電壓VBB0電平時(shí)，MOS晶體管21b為斷開(kāi)狀態(tài)。因此，從該第二電平變換器12的內(nèi)部節(jié)點(diǎn)21g輸出輸出電源電壓VDDQ電平的信號(hào)。該第二電平變換器21中，僅變換第一電平變換器20的輸出信號(hào)的振幅，其輸入信號(hào)和輸出信號(hào)的邏輯電平相同。
因此，該圖3所示的電平變換電路12的結(jié)構(gòu)中，圖2所示的NAND電路10的輸出信號(hào)SINA為接地電壓VSS電平時(shí)，生成負(fù)電壓VBB0電平的信號(hào)并提供給輸出緩沖電路5的MOS晶體管PQ的柵。另一方面，NAND電路10的輸出信號(hào)SINA為周邊電源電壓VDDP電平時(shí)，內(nèi)部節(jié)點(diǎn)20g為輸出電源電壓VDDQ電平，相應(yīng)地第二電平變換器21的內(nèi)部節(jié)點(diǎn)21g的電壓電平為輸出電源電壓VDDQ電平。因此，該電平變換電路12維持圖2所示NAND電路10的輸出信號(hào)SINA的邏輯電平，將其L電平從接地電壓變換為負(fù)電壓L電平并且將其H電平變換為輸出電源電壓VDDQ電平。
圖4是表示圖2所示的電平變換電路13的結(jié)構(gòu)的一例的圖。圖4中，電平變換電路13包含交叉耦合的P溝道MOS晶體管13a和13b、在內(nèi)部節(jié)點(diǎn)13f和接地節(jié)點(diǎn)之間連接并在其柵上接收?qǐng)D2所示的柵電路11的輸出信號(hào)SINB的N溝道MOS晶體管13c、連接在內(nèi)部節(jié)點(diǎn)13g和接地節(jié)點(diǎn)之間并且其柵上經(jīng)反相器13e接收信號(hào)SINB的N溝道MOS晶體管13d。反相器13e將周邊電源電壓VDDP作為一個(gè)動(dòng)作電源電壓。
MOS晶體管13a連接在外部電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)13f之間并且其柵連接內(nèi)部節(jié)點(diǎn)13g。MOS晶體管13b連接在外部電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)13g之間并且其柵連接內(nèi)部節(jié)點(diǎn)13f。內(nèi)部節(jié)點(diǎn)13g的輸出信號(hào)經(jīng)反相器14提供給輸出緩沖電路的N溝道MOS晶體管NQ的柵。
該電平變換電路13的電平變換動(dòng)作與圖3所示的第一電平變換器20的動(dòng)作相同。即，圖2所示的柵電路11的輸出信號(hào)SINB為周邊電源電壓VDDP電平時(shí)，MOS晶體管13c為接通狀態(tài)，MOS晶體管13d為斷開(kāi)狀態(tài)，內(nèi)部節(jié)點(diǎn)13g由MOS晶體管13b充電成為外部電源電壓EXVDD電平。另一方面，信號(hào)SINB為接地電壓VSS電平時(shí)，MOS晶體管13c為斷開(kāi)狀態(tài)，MOS晶體管13d為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)13g由MOS晶體管13d放電成為接地電壓VSS電平。該內(nèi)部節(jié)點(diǎn)13g的信號(hào)由反相器14反轉(zhuǎn)，提供給包含在輸出緩沖電路5中包含的N溝道MOS晶體管NQ的柵。
該圖4所示的電平變換電路將周邊電源電壓VDDP電平的振幅的信號(hào)SINB維持邏輯電平變換為外部電源電壓EXVDD電平的振幅的信號(hào)。通過(guò)外部電源電壓EXVDD驅(qū)動(dòng)N溝道MOS晶體管NQ，外部電源電壓EXVDD比輸出電源電壓VDDQ高，例如為2.5V的情況下，可高速將輸出節(jié)點(diǎn)驅(qū)動(dòng)為接地電壓電平。該外部電源電壓EXVDD可以和輸出電源電壓VDDQ為相同的電壓電平。該輸出電源電壓VDDQ用于輸出節(jié)點(diǎn)上拉用，外部電源電壓EXVDD用于下拉輸出節(jié)點(diǎn)用，從而該輸出電路4是多位的，對(duì)多個(gè)輸出節(jié)點(diǎn)充放電時(shí)，抑制該輸出電源電壓VDDQ的變動(dòng)，將應(yīng)驅(qū)動(dòng)到H電平的輸出信號(hào)位穩(wěn)定高速準(zhǔn)確地驅(qū)動(dòng)H電平。
負(fù)電壓VBB0由圖1所示的內(nèi)部電源電路2包含的負(fù)電壓發(fā)生電路生成。作為該負(fù)電壓發(fā)生電路可使用利用電容充電動(dòng)作從例如外部電源電壓EXVDD生成負(fù)電壓的泵(pump)電路。該負(fù)電壓VBB0的電壓電平根據(jù)輸出節(jié)點(diǎn)上拉用P溝道MOS晶體管PQ要求的驅(qū)動(dòng)能力可設(shè)定到適當(dāng)?shù)碾妷弘娖健?br> 以上根據(jù)本發(fā)明的實(shí)施例1，代替接地電壓電平的信號(hào)向輸出電路的輸出節(jié)點(diǎn)上拉用的MOS晶體管的柵提供負(fù)電壓電平的信號(hào)，即便在輸出電源電壓VDDQ低電壓化時(shí)，可使該輸出緩沖電路的輸出上拉用的P溝道MOS晶體管導(dǎo)通時(shí)的柵—源區(qū)之間電壓非常大，即便低電源電壓中，可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)。尤其，在半導(dǎo)體存儲(chǔ)裝置中，實(shí)現(xiàn)在低電源電壓下也可高速輸出數(shù)據(jù)的輸出電路。
實(shí)施例2圖5是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例2的輸出電路的結(jié)構(gòu)的圖。圖5中，驅(qū)動(dòng)輸出緩沖電路15的下拉用N溝道MOS晶體管NQ的電路部分與圖2所示結(jié)構(gòu)相同，對(duì)應(yīng)的部分加上相同參考序號(hào)，其詳細(xì)說(shuō)明從略。
該圖5所示的輸出電路4中，為使輸出緩沖電路15中包含的上拉用P溝道MOS晶體管PQ的柵驅(qū)動(dòng)為負(fù)電壓電平，利用電容的充電泵動(dòng)作(電容耦合)。
即，圖5中，輸出電路4包括將NAND電路10的輸出信號(hào)的振幅變換為輸出電源電壓VDDQ電平的電平變換電路30、反轉(zhuǎn)該電平變換電路30的輸出信號(hào)的反相器31、反相器31的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，導(dǎo)通時(shí)將內(nèi)部節(jié)點(diǎn)NA驅(qū)動(dòng)為輸出電源電壓VDDQ電平的P溝道MOS晶體管32。
電平變換電路30具有和圖3所示的第一電平變換器20相同的結(jié)構(gòu)。
輸出電路4還包含將NAND電路10的輸出信號(hào)延遲規(guī)定時(shí)間的延遲電路33、響應(yīng)延遲電路33的輸出信號(hào)的下降沿去除內(nèi)部節(jié)點(diǎn)NA的電荷的電容元件34、接收延遲電路33的輸出信號(hào)和NAND電路10的輸出信號(hào)的柵電路35和柵電路35的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，導(dǎo)通時(shí)將內(nèi)部節(jié)點(diǎn)NA放電到接地電壓電平的P溝道MOS晶體管36。這些延遲電路33和柵電路35的動(dòng)作電源電壓可以是周邊電源電壓電平，也可以是外部電源電壓EXVDD，或是輸出電源電壓VDDQ。
柵電路35在延遲電路33的輸出信號(hào)為L(zhǎng)電平時(shí)或NAND電路10的輸出信號(hào)為H電平時(shí)輸出H電平的信號(hào)。
圖6是表示圖5所示的輸出電路4的輸出數(shù)據(jù)DQ的上拉時(shí)的動(dòng)作的信號(hào)波形圖。下面參考圖6說(shuō)明該圖5所示的輸出電路4的輸出節(jié)點(diǎn)上拉時(shí)的動(dòng)作。
待機(jī)狀態(tài)中，輸出許可信號(hào)OEM為L(zhǎng)電平，NAND電路10的輸出信號(hào)為周邊電源電壓VDDP電平的H電平，柵電路35輸出動(dòng)作電源電壓電平的H電平的信號(hào)。因此，MOS晶體管36為斷開(kāi)狀態(tài)。
另一方面，電平變換電路30輸出輸出電源電壓VDDQ電平的H電平的信號(hào)，相應(yīng)地反相器31輸出L電平的信號(hào)，因此P溝道MOS晶體管32為接通狀態(tài)，節(jié)點(diǎn)NA耦合于輸出電源節(jié)點(diǎn)，節(jié)點(diǎn)NA預(yù)充電到輸出電源電壓VDDQ電平。
數(shù)據(jù)讀出時(shí)，輸出許可信號(hào)OEM為H電平，從存儲(chǔ)器電路3讀出的內(nèi)部讀出數(shù)據(jù)RD上升到H電平時(shí)，NAND電路10的輸出信號(hào)為L(zhǎng)電平。延遲電路33的輸出信號(hào)在此時(shí)為H電平，因此柵電路35的輸出信號(hào)為L(zhǎng)電平，MOS晶體管36為接通狀態(tài)，節(jié)點(diǎn)NA向接地電壓方向放電。該節(jié)點(diǎn)NA的電壓電平降低到最低|Vthp|的電壓電平。這里，Vthp是MOS晶體管36的閾值電壓。
另一方面，電平變換電路30的輸出信號(hào)為L(zhǎng)電平，反相器31的輸出信號(hào)為輸出電源電壓VDDQ電平的H電平，MOS晶體管32為斷開(kāi)狀態(tài)。因此，對(duì)應(yīng)該節(jié)點(diǎn)NA的電壓降低，輸出緩沖電路5的上拉用P溝道MOS晶體管PQ為接通狀態(tài)，輸出節(jié)點(diǎn)的電壓電平上升。但是，該狀態(tài)中，節(jié)點(diǎn)NA的電壓電平為|Vthp|的電平，MOS晶體管PQ的柵-源區(qū)之間電壓為|Vthp|-VDDQ的電壓電平，MOS晶體管PQ為較弱的接通狀態(tài)，用比較小的電流驅(qū)動(dòng)充電輸出節(jié)點(diǎn)15b。
該延遲電路33具有的延遲時(shí)間經(jīng)過(guò)后，延遲電路33的輸出信號(hào)為L(zhǎng)電平，柵電路35的輸出信號(hào)為H電平，MOS晶體管36為斷開(kāi)狀態(tài)。此時(shí)，NA節(jié)點(diǎn)由于MOS晶體管32和36都為斷開(kāi)狀態(tài)而處于浮動(dòng)狀態(tài)，電容元件34對(duì)應(yīng)該延遲電路33的輸出信號(hào)的電壓電平的降低，從節(jié)點(diǎn)NA去除電荷，將該電壓電平降低到負(fù)電壓VBB電平。該節(jié)點(diǎn)NA驅(qū)動(dòng)到負(fù)電壓VBB電平時(shí)，輸出緩沖電路5的上拉用P溝道MOS晶體管PQ的功率驅(qū)動(dòng)能力增大，更高速驅(qū)動(dòng)輸出節(jié)點(diǎn)15b，可高速地使輸出數(shù)據(jù)DQ上升到H電平。在節(jié)點(diǎn)NA降低到負(fù)電壓VBB電平時(shí)，MOS晶體管36的柵電壓是H電平，比節(jié)點(diǎn)NA的電壓電平高得多，確實(shí)維持?jǐn)嚅_(kāi)狀態(tài)。
數(shù)據(jù)讀出動(dòng)作結(jié)束時(shí)，輸出許可信號(hào)OEM下降到L電平，NAND電路10的輸出信號(hào)變?yōu)镠電平，反相器31的輸出信號(hào)變?yōu)長(zhǎng)電平。相應(yīng)地，MOS晶體管32為接通狀態(tài)，節(jié)點(diǎn)NA驅(qū)動(dòng)為輸出電源電壓電平。此時(shí)，，NAND電路10的輸出信號(hào)上升到H電平時(shí)，與延遲電路33的輸出信號(hào)的邏輯電平無(wú)關(guān)，柵電路35的輸出信號(hào)變?yōu)镠電平，MOS晶體管36維持在斷開(kāi)狀態(tài)。
延遲電路33的輸出信號(hào)上升到H電平時(shí)，已經(jīng)由MOS晶體管32將內(nèi)部節(jié)點(diǎn)NA預(yù)充電到輸出電源電壓VDDQ電平，該電容元件34的充電泵動(dòng)作進(jìn)行，內(nèi)部節(jié)點(diǎn)NA也維持輸出電源電壓VDDQ電平。
因此，如圖5所示，利用電容元件34的預(yù)充電動(dòng)作(電容耦合)將內(nèi)部節(jié)點(diǎn)NA驅(qū)動(dòng)到接地電壓電平(正確地說(shuō)是MOS晶體管36的閾值電壓的絕對(duì)值的電壓電平)后，根據(jù)延遲電路33的輸出信號(hào)通過(guò)電容元件34去除內(nèi)部節(jié)點(diǎn)NA的電荷，可高速將內(nèi)部節(jié)點(diǎn)NA驅(qū)動(dòng)到負(fù)電壓電平。
該負(fù)電壓VBB的電壓電平由電容元件34的電容值、內(nèi)部節(jié)點(diǎn)NA的寄生電容的電容值和延遲電路33的輸出信號(hào)的振幅決定。
該圖5所示的輸出電路的結(jié)構(gòu)的情況下，上拉用的P溝道MOS晶體管PQ按2級(jí)驅(qū)動(dòng)其柵電壓，因此不會(huì)有急劇大的電流流過(guò)輸出節(jié)點(diǎn)，不產(chǎn)生鏈接問(wèn)題，可高速穩(wěn)定地將輸出數(shù)據(jù)驅(qū)動(dòng)到輸出電源電壓VDDQ電平。
不使用負(fù)電壓發(fā)生電路，僅利用電容元件34的充電泵作用，不需要負(fù)電壓發(fā)生電路，電路占據(jù)面積和消耗電流降低。
該輸出電路的輸出節(jié)點(diǎn)驅(qū)動(dòng)為L(zhǎng)電平時(shí)，NAND電路10的輸出信號(hào)為H電平，與待機(jī)狀態(tài)相同，內(nèi)部節(jié)點(diǎn)NA保持在輸出電源電壓VDDQ電平。
如上那樣，根據(jù)本發(fā)明的實(shí)施例2，利用電容元件的充電泵動(dòng)作將輸出節(jié)點(diǎn)上拉用的P溝道MOS晶體管的柵驅(qū)動(dòng)到負(fù)電壓電平，不需要負(fù)電壓發(fā)生電路，降低該負(fù)電壓發(fā)生電路的消耗電流和電路占據(jù)面積。
在圖5所示的輸出電路結(jié)構(gòu)中，電容元件34在MOS晶體管36變成斷開(kāi)狀態(tài)后僅要求進(jìn)行電荷去除，根據(jù)柵電路35的輸出信號(hào)的反轉(zhuǎn)信號(hào)，該電容元件34可進(jìn)行電荷去除動(dòng)作。
實(shí)施例3圖7是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例3的輸出電路的結(jié)構(gòu)的圖。圖7的輸出電路4中，驅(qū)動(dòng)輸出緩沖電路5包含的N溝道MOS晶體管NQ的電路部分的結(jié)構(gòu)與圖2所示的輸出電路的結(jié)構(gòu)相同，對(duì)應(yīng)的部分加上相同參考序號(hào)，其詳細(xì)說(shuō)明從略。
該圖7所示的輸出電路4中，輸出緩沖電路5的上拉用P溝道MOS晶體管PQ的柵和NAND電路10的輸出之間設(shè)置電容元件41。為實(shí)現(xiàn)該電容元件41的充電泵動(dòng)作，輸出電路4還包括將NAND電路10的輸出信號(hào)的振幅變換為輸出電源電壓VDDQ電平的振幅的電平變換電路40、接收該電平變換電路40的輸出信號(hào)的反相器42、反相器42的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，導(dǎo)通時(shí)將內(nèi)部節(jié)點(diǎn)NB充電為輸出電源電壓VDDQ電平的P溝道MOS晶體管43。
輸出緩沖電路5中，與上拉用的P溝道MOS晶體管PQ并列設(shè)置電壓保持用的P溝道MOS晶體管PT。向該P(yáng)溝道MOS晶體管PT的柵提供電平變換電路40的輸出信號(hào)。
電平變換電路40具有和圖3所示的第一電平變換器20相同的結(jié)構(gòu)，維持NAND電路10的輸出信號(hào)的邏輯電平，將該H電平從周邊電源電壓VDDP電平驅(qū)動(dòng)為輸出電源電壓VDDQ電平。
圖8是表示圖7所示的輸出電路4的輸出節(jié)點(diǎn)上拉時(shí)的動(dòng)作的信號(hào)波形圖。下面參考圖8說(shuō)明該圖7所示的輸出電路4的輸出電路的動(dòng)作。
待機(jī)狀態(tài)中，輸出許可信號(hào)OEM為L(zhǎng)電平，NAND電路10的輸出信號(hào)為H電平，相應(yīng)地，反相器42的輸出信號(hào)為L(zhǎng)電平。因此，內(nèi)部節(jié)點(diǎn)NB通過(guò)MOS晶體管43預(yù)充電到輸出電源電壓VDDQ電平并保持。因此，維持MOS晶體管PQ為斷開(kāi)的狀態(tài)。電平變換電路40的輸出信號(hào)是輸出電源電壓VDDQ電平，輸出緩沖電路5中，P溝道MOS晶體管PT也維持?jǐn)嚅_(kāi)狀態(tài)。
NAND電路11的輸出信號(hào)為H電平，反相器14的輸出信號(hào)為L(zhǎng)電平，MOS晶體管NQ也維持?jǐn)嚅_(kāi)狀態(tài)。下面說(shuō)明中，為說(shuō)明數(shù)據(jù)輸出節(jié)點(diǎn)上拉的動(dòng)作，省略說(shuō)明該下拉用MOS晶體管NQ的動(dòng)作。
數(shù)據(jù)輸出時(shí)，輸出許可信號(hào)OEM為H電平，接著來(lái)自存儲(chǔ)器電路3的內(nèi)部讀出數(shù)據(jù)RD變?yōu)橹苓呺娫措妷篤DDP電平的H電平。該內(nèi)部讀出數(shù)據(jù)RD上升到H電平(周邊電源電壓VDDP電平)時(shí)，NAND電路10的輸出信號(hào)為L(zhǎng)電平，相應(yīng)地，電平變換電路40的輸出信號(hào)也為接地電壓電平。反相器42的輸出信號(hào)上升到輸出電源電壓VDDQ電平，P溝道MOS晶體管43為斷開(kāi)狀態(tài)，停止向內(nèi)部節(jié)點(diǎn)NB預(yù)充電動(dòng)作。此時(shí)，內(nèi)部節(jié)點(diǎn)NB為浮動(dòng)狀態(tài)，根據(jù)電平變換電路40的輸出信號(hào)的下降，通過(guò)電容元件41的電荷去除動(dòng)作，內(nèi)部節(jié)點(diǎn)NB的電壓電平降低到負(fù)電壓VBB電平。該內(nèi)部節(jié)點(diǎn)NB的電壓電平的降低量由電容元件41的電容值和內(nèi)部節(jié)點(diǎn)NB的寄生電容的電容值以及輸出電源電壓VDD的電壓電平?jīng)Q定。該電容元件41的電容值在內(nèi)部節(jié)點(diǎn)NB的寄生電容的電容值非常大時(shí)，即便內(nèi)部節(jié)點(diǎn)NB被預(yù)充電到輸出電源電壓VDDQ電平，實(shí)際上，可將內(nèi)部節(jié)點(diǎn)NB驅(qū)動(dòng)到負(fù)電壓VBB電平。MOS晶體管43的柵和源電壓是相同電壓電平，節(jié)點(diǎn)NB驅(qū)動(dòng)到負(fù)電壓電平也確實(shí)維持?jǐn)嚅_(kāi)狀態(tài)。
該內(nèi)部節(jié)點(diǎn)NB被驅(qū)動(dòng)到負(fù)電壓VBB電平時(shí)，輸出緩沖電路5中，P溝道MOS晶體管PQ具有大驅(qū)動(dòng)力，可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)15b。另一方面，P溝道MOS晶體管PT在其柵上從電平變換電路40接收接地電壓的信號(hào)，輸出電源電壓VDDQ比較低，因此以比較弱的驅(qū)動(dòng)力可向輸出節(jié)點(diǎn)15b提供電流。
該MOS晶體管PT的驅(qū)動(dòng)力由于下面的理由設(shè)計(jì)得比較弱，。即，內(nèi)部節(jié)點(diǎn)NB由于MOS晶體管43為斷開(kāi)狀態(tài)而成為浮動(dòng)狀態(tài)。因此，通過(guò)電容元件41的電荷去除動(dòng)作，其電壓電平降低，也可通過(guò)噪聲或泄漏電流等使其電壓電平上升，P溝道MOS晶體管PQ的驅(qū)動(dòng)力降低，可能不能確實(shí)將來(lái)自輸出節(jié)點(diǎn)15b的輸出數(shù)據(jù)位DQ保持在輸出電源電壓VDDQ電平。因而該狀態(tài)中，將MOS晶體管PT維持接通狀態(tài)，將輸出節(jié)點(diǎn)15b保持在輸出電源電壓VDDQ電平。該MOS晶體管PT為保持輸出節(jié)點(diǎn)ON的電壓電平而設(shè)計(jì)，不要求大的驅(qū)動(dòng)能力，因此向其柵提供接地電壓電平的信號(hào)。
數(shù)據(jù)讀出動(dòng)作結(jié)束時(shí)，輸出許可信號(hào)OEM下降到L電平，NAND電路10的輸出信號(hào)變?yōu)镠電平，電平變換電路40的輸出信號(hào)也變?yōu)檩敵鲭娫措妷篤DDQ電平。相應(yīng)地，MOS晶體管43響應(yīng)來(lái)自反相器42的L電平的信號(hào)為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)NB再次預(yù)充電到輸出電源電壓VDDQ電平。該電平變換電路40的輸出信號(hào)的上升沿中，即便通過(guò)電容元件41進(jìn)行充電泵動(dòng)作，節(jié)點(diǎn)NB也通過(guò)MOS晶體管43耦合于輸出電源節(jié)點(diǎn)，其電壓電平為輸出電源電壓VDDQ電平。
圖7所示的輸出電路結(jié)構(gòu)中，MOS晶體管43變?yōu)閿嚅_(kāi)狀態(tài)后，確實(shí)通過(guò)電容元件41開(kāi)始電荷去除，因此在該電容元件41的前級(jí)可配置延遲電路。
圖7所示的輸出電路結(jié)構(gòu)中，向電容元件41提供電平變換電路40的輸出信號(hào)進(jìn)行電荷去除動(dòng)作。但是，使用例如MOS電容器以小的占據(jù)面積使電容元件41的電容值比內(nèi)部節(jié)點(diǎn)NB的寄生電容的電容值大很多的情況下，將NAND電路10的輸出信號(hào)提供給電容元件41，可根據(jù)該NAND電路10的輸出信號(hào)從內(nèi)部節(jié)點(diǎn)NB進(jìn)行電荷去除動(dòng)作。
變更例圖9是表示根據(jù)本發(fā)明的實(shí)施例3的變更例的結(jié)構(gòu)的圖。該圖9中所示的輸出電路的結(jié)構(gòu)與圖5所示的輸出電路的結(jié)構(gòu)的不同之處如下。即，輸出緩沖電路15中，與P溝道MOS晶體管PQ并列設(shè)置在柵上接收電平變換電路30的輸出信號(hào)的P溝道MOS晶體管PT。
向該P(yáng)溝道MOS晶體管PT的柵提供的信號(hào)的振幅是輸出電源電壓VDDQ電平，在MOS晶體管PT導(dǎo)通時(shí)，在其柵上提供接地電壓電平的信號(hào)。因此，與前面的圖7所示的輸出電路同樣，內(nèi)部節(jié)點(diǎn)NA為負(fù)電壓電平處于浮動(dòng)狀態(tài)，其電壓電平不穩(wěn)定時(shí)，也可將輸出節(jié)點(diǎn)15b確實(shí)保持在輸出電源電壓VDDQ電平。
由此，即便輸出電源電壓VDDQ為低電壓時(shí)，通過(guò)MOS晶體管PQ使其柵電壓為負(fù)電壓，可高速上拉輸出節(jié)點(diǎn)15b并且通過(guò)MOS晶體管PT將該上拉的輸出數(shù)據(jù)位DQ確實(shí)保持在輸出電源電壓VDDQ電平。
如上那樣，根據(jù)該發(fā)明的實(shí)施例3，作為輸出緩沖電路的上拉用的晶體管，設(shè)計(jì)將其柵電壓驅(qū)動(dòng)為負(fù)電壓電平的第一上拉用晶體管和將其柵電壓驅(qū)動(dòng)為接地電壓電平的第二上拉用晶體管，因此通過(guò)第一上拉用晶體管可高速地上拉輸出節(jié)點(diǎn)，通過(guò)另外設(shè)計(jì)的第二晶體管可確實(shí)將該上拉的輸出節(jié)點(diǎn)保持在輸出電源電壓電平，可高速確實(shí)生成輸出數(shù)據(jù)位。
實(shí)施例4圖10是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例4的輸出電路的結(jié)構(gòu)的圖。圖10中，輸出緩沖電路15中，在輸出電源節(jié)點(diǎn)和輸出節(jié)點(diǎn)15b之間并列鏈接用于上拉輸出節(jié)點(diǎn)的P溝道MOS晶體管PQ和PT。
該輸出緩沖電路15中包含的MOS晶體管PQ和NQ由輸出驅(qū)動(dòng)電路50驅(qū)動(dòng)。該輸出驅(qū)動(dòng)電路50根據(jù)內(nèi)部讀出數(shù)據(jù)RD和輸出許可信號(hào)OEM驅(qū)動(dòng)這些MOS晶體管PQ和NQ。輸出驅(qū)動(dòng)電路50的結(jié)構(gòu)與前面實(shí)施例1到3所示的輸出電路的驅(qū)動(dòng)部結(jié)構(gòu)相同，向MOS晶體管PQ的柵提供的信號(hào)將L電平驅(qū)動(dòng)為負(fù)電壓電平，將H電平驅(qū)動(dòng)為輸出電源電壓VDDQ電平。向N溝道MOS晶體管NQ的柵提供的信號(hào)將其H電平驅(qū)動(dòng)為外部電源電壓EXVDD電平，將其L電平驅(qū)動(dòng)為接地電壓電平。
對(duì)于電壓保持用的MOS晶體管PT，設(shè)計(jì)保持晶體管驅(qū)動(dòng)電路52。保持晶體管驅(qū)動(dòng)電路52包含接收輸出許可信號(hào)OEM和內(nèi)部讀出數(shù)據(jù)RD的NAND電路52a、在NAND電路52a的輸出信號(hào)為L(zhǎng)電平時(shí)激活，激活時(shí)按規(guī)定周期進(jìn)行振動(dòng)動(dòng)作的振蕩電路52b、將NAND電路52a的輸出信號(hào)的振幅變換為輸出電源電壓VDDQ電平的電平變換電路52d、反轉(zhuǎn)電平變換電路52d的輸出信號(hào)的反相器52e、反相器52e的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，將MOS晶體管PT的柵充電到輸出電源電壓VDDQ電平的P溝道MOS晶體管52f、根據(jù)振蕩電路52b的輸出信號(hào)進(jìn)行充電泵動(dòng)作，將MOS晶體管PT的柵電位驅(qū)動(dòng)為負(fù)電壓電平的電容元件52c和在電平變換電路52d的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，導(dǎo)通時(shí)對(duì)MOS晶體管PT的柵放電的箝位用P溝道MOS晶體管52g。
NAND電路52a將周邊電源電壓VDDP接收為一個(gè)動(dòng)作電源電壓。電平變換電路52d將該NAND電路52a的H電平的信號(hào)變換為輸出電源電壓VDDQ電平的信號(hào)。反相器52e將輸出電源電壓VDDQ接收為一個(gè)動(dòng)作電源電壓。
振蕩電路52b的動(dòng)作電源電壓可以是周邊電源電壓VDDP、外部電源電壓EXVDD和輸出電源電壓VDDQ之一。接著說(shuō)明該圖10所示的輸出電路的動(dòng)作。
輸出驅(qū)動(dòng)電路50的動(dòng)作與前面的實(shí)施例1到3所示的輸出電路的動(dòng)作相同，MOS晶體管PQ導(dǎo)通時(shí)其柵被驅(qū)動(dòng)為負(fù)電壓電平。
待機(jī)狀態(tài)中，NAND電路52a的輸出信號(hào)為H電平，振蕩電路52b停止振動(dòng)動(dòng)作。作為該NAND電路52a的輸出信號(hào)為H電平時(shí)停止振動(dòng)動(dòng)作的振蕩電路52b的結(jié)構(gòu)，考慮下面的結(jié)構(gòu)。即，將在第一輸入上接收該NAND電路52a的輸出信號(hào)的NOR電路和偶數(shù)級(jí)的反相器按環(huán)狀連接。
電平變換電路52d在待機(jī)狀態(tài)時(shí)，輸出H電平信號(hào)，MOS晶體管52g為斷開(kāi)狀態(tài)，MOS晶體管52f為接通狀態(tài)，MOS晶體管PT將其柵保持在輸出電源電壓VDDQ電平，維持?jǐn)嚅_(kāi)狀態(tài)。
數(shù)據(jù)讀出動(dòng)作開(kāi)始，NAND電路52a的輸出信號(hào)為L(zhǎng)電平時(shí)，電平變換電路52d的輸出信號(hào)為L(zhǎng)電平，MOS晶體管52g的柵驅(qū)動(dòng)為接地電壓電平。反相器52e的輸出信號(hào)為輸出電源電壓VDDQ電平，MOS晶體管52f為斷開(kāi)狀態(tài)。因此，該MOS晶體管PT的柵通過(guò)MOS晶體管52g放電到電壓Vthp電平。這里，電壓Vthp表示MOS晶體管52g的閾值電壓的絕對(duì)值。接著，振動(dòng)電路52b進(jìn)行振動(dòng)動(dòng)作，通過(guò)電容元件52c降低MOS晶體管PT的柵電壓電平。該MOS晶體管PT的柵電壓降低到負(fù)電壓電平時(shí)，MOS晶體管52g的柵和源都為接地電壓電平，維持?jǐn)嚅_(kāi)狀態(tài)。
另一方面，振蕩電路52b的輸出信號(hào)上升到H電平時(shí)，通過(guò)電容元件52c的電荷注入動(dòng)作，MOS晶體管PT的柵電壓電平上升。該MOS晶體管PT的柵電壓上升時(shí)，MOS晶體管52g導(dǎo)通，將該MOS晶體管PT的柵電壓電平箝位到電壓Vthp。因此，例如將振動(dòng)電路52b的動(dòng)作電源電壓設(shè)為VDD，其輸出信號(hào)的振幅為VDD時(shí)，該MOS晶體管PT的柵電壓在電壓Vthp和電壓Vthp-VDD之間變化。
因此，該輸出驅(qū)動(dòng)電路50中，MOS晶體管PQ的柵上提供負(fù)電壓的節(jié)點(diǎn)是浮動(dòng)狀態(tài)，其電壓電平不穩(wěn)定的情況下，MOS晶體管PT的柵電位按規(guī)定周期驅(qū)動(dòng)為負(fù)電壓電平，確實(shí)為接通狀態(tài)，將輸出節(jié)點(diǎn)15b保持在輸出電源電壓VDD電平。
由于該電壓保持用的MOS晶體管PT的柵電壓間歇地按振蕩電路52b的振蕩周期驅(qū)動(dòng)為負(fù)電壓電平，輸出節(jié)點(diǎn)15b上拉時(shí)，輔助MOS晶體管PQ的上拉動(dòng)作，可高速上拉輸出節(jié)點(diǎn)15b。僅間歇地輔助上拉動(dòng)作，可防止不必要地高速驅(qū)動(dòng)輸出節(jié)點(diǎn)15b，防止輸出節(jié)點(diǎn)15b中產(chǎn)生鏈接。
該振蕩電路52b僅要求將MOS晶體管PT的柵電壓驅(qū)動(dòng)為負(fù)電壓電平，電容元件52c和振蕩電路52b的占據(jù)面積減小，可降低消耗電流。
MOS晶體管52f僅要求導(dǎo)通時(shí)將MOS晶體管PT的柵保持在輸出電源電壓VDDQ電平，其大小可非常小。
振蕩電路52b中，結(jié)構(gòu)可以是電壓保持用的MOS晶體管PT的柵為浮動(dòng)狀態(tài)后，為進(jìn)行振蕩動(dòng)作，將NAND電路52a的輸出信號(hào)通過(guò)延遲電路生成振蕩動(dòng)作激活信號(hào)，進(jìn)行振蕩電路52b的振蕩動(dòng)作。
如上那樣，根據(jù)本發(fā)明的實(shí)施例4，用充電泵電路將輸出節(jié)點(diǎn)的電壓保持用的晶體管的柵保持在負(fù)電壓電平，間歇地進(jìn)行輸出節(jié)點(diǎn)的電壓保持動(dòng)作，在MOS晶體管的柵節(jié)點(diǎn)為浮動(dòng)狀態(tài)時(shí)，可確實(shí)將輸出節(jié)點(diǎn)上拉到輸出電源電壓電平并保持。該輸出驅(qū)動(dòng)電路在將輸出上拉用的MOS晶體管PQ的柵驅(qū)動(dòng)為負(fù)電壓電平的情況下，通過(guò)間歇地將該保持用的MOS晶體管PT驅(qū)動(dòng)為接通狀態(tài)，可更高速地在輸出節(jié)點(diǎn)不生成鏈接地將輸出節(jié)點(diǎn)上拉到輸出電源電壓電平。
實(shí)施例5圖11A是表示根據(jù)本發(fā)明的實(shí)施例5的輸出電路的主要構(gòu)成的圖。圖11A中，表示驅(qū)動(dòng)輸出緩沖電路15中包含的上拉用P溝道MOS晶體管PQ的部分的結(jié)構(gòu)。驅(qū)動(dòng)該輸出緩沖電路15中包含的上拉用N溝道MOS晶體管的部分與前面的實(shí)施例1到4都一樣，由柵電路11、電平變換電路13和反相器14構(gòu)成。
圖11A中，輸出電路包含接收內(nèi)部讀出數(shù)據(jù)信號(hào)RD和輸出許可信號(hào)OEM的AND電路54、將來(lái)自AND電路54的振幅VDDP的信號(hào)變換為振幅VDDQ的信號(hào)的電平變換電路55、將電平變換電路55的輸出信號(hào)延遲規(guī)定時(shí)間T的延遲電路56、接收延遲電路56的輸出信號(hào)和電平變換電路55的輸出信號(hào)的NAND電路57、電平變換電路55的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，導(dǎo)通時(shí)內(nèi)部節(jié)點(diǎn)NC充電到輸出電源電壓VDDQ電平的P溝道MOS晶體管58和在內(nèi)部節(jié)點(diǎn)NC和接地節(jié)點(diǎn)之間串聯(lián)連接的N溝道MOS晶體管59和60。
向MOS晶體管59的柵提供NAND電路57的輸出信號(hào)、向MOS晶體管60的柵提供電平變換電路55的輸出信號(hào)。該MOS晶體管59在向內(nèi)部節(jié)點(diǎn)NC提供輸出電源電壓VDDQ時(shí)，與單獨(dú)設(shè)計(jì)MOS晶體管60的情況相比，設(shè)計(jì)來(lái)使MOS晶體管60的漏電場(chǎng)緩和，防止生成熱載流子而惡化元件特性。但是，該輸出電源電壓VDDQ的電壓電平降低，MOS晶體管60中，不可能產(chǎn)生高漏電場(chǎng)的情況下，可省略MOS晶體管59。
輸出電路還包括將NAND電路57的輸出信號(hào)的L電平變換為負(fù)電壓VBB0電平的電平變換電路61、接收電平變換電路61的輸出信號(hào)的反相器62、在反相器62的輸出信號(hào)為H電平時(shí)導(dǎo)通，將內(nèi)部節(jié)點(diǎn)NC驅(qū)動(dòng)為負(fù)電壓VBB0電平的N溝道MOS晶體管63。該內(nèi)部節(jié)點(diǎn)NC連接輸出緩沖電路15中包含的上拉用P溝道MOS晶體管PQ的柵。電平變換電路61和反相器62將輸出電源電壓VDDQ接收為一個(gè)動(dòng)作電源電壓。電平變換電路61的結(jié)構(gòu)與圖3所示的第二電平變換電路21結(jié)構(gòu)相同。
圖11B是表示圖11A所示的輸出電路的H電平數(shù)據(jù)輸出時(shí)的動(dòng)作的信號(hào)波形圖。下面參考圖11B說(shuō)明圖11A所示的輸出電路的H數(shù)據(jù)輸出時(shí)的動(dòng)作。
待機(jī)狀態(tài)時(shí)，AND電路54的輸出信號(hào)由于輸出許可信號(hào)OEM為L(zhǎng)電平而為L(zhǎng)電平，相應(yīng)地，電平變換電路55的輸出信號(hào)也為L(zhǎng)電平。該狀態(tài)中，MOS晶體管60是斷開(kāi)狀態(tài)，MOS晶體管58是接通狀態(tài)，內(nèi)部節(jié)點(diǎn)NC充電到輸出電源電壓VDDQ電平，輸出緩沖電路15的上拉用的P溝道MOS晶體管PQ維持?jǐn)嚅_(kāi)狀態(tài)。
NAND電路57的輸出信號(hào)為H電平，反相器62的輸出信號(hào)為負(fù)電壓VBB0電平的L電平，MOS晶體管63維持?jǐn)嚅_(kāi)狀態(tài)。
輸出許可信號(hào)OEM和內(nèi)部讀出數(shù)據(jù)RD都為H電平時(shí)，AND電路54的輸出信號(hào)為周邊電源電壓VDDP電平的H電平，相應(yīng)地，電平變換電路55的輸出信號(hào)為輸出電源電壓VDDQ電平。對(duì)應(yīng)地，P溝道MOS晶體管58為斷開(kāi)狀態(tài)，另一方面，N溝道MOS晶體管60為接通狀態(tài)。待機(jī)狀態(tài)中，電平變換電路55的輸出信號(hào)為L(zhǎng)電平，因此該電平變換電路55的輸出信號(hào)即便上升到輸出電源電壓VDDQ電平，延遲電路56的輸出信號(hào)經(jīng)過(guò)時(shí)間T后上升到輸出電源電壓VDDQ電平。因此，該延遲電路56具有的延遲時(shí)間T期間，NAND電路57的輸出信號(hào)為H電平，相應(yīng)地，MOS晶體管59為接通狀態(tài)。
經(jīng)過(guò)延遲電路56具有的延遲時(shí)間T后，NAND電路57的輸出信號(hào)為L(zhǎng)電平，MOS晶體管59為斷開(kāi)狀態(tài)。因此，該延遲電路56具有的延遲時(shí)間T期間，內(nèi)部節(jié)點(diǎn)NC通過(guò)MOS晶體管59和60驅(qū)動(dòng)為接地電壓電平VSS(VSSQ)電平。該節(jié)點(diǎn)NC的電壓電平降低時(shí)，輸出緩沖電路15中，MOS晶體管PQ為接通狀態(tài)，輸出節(jié)點(diǎn)15b被上拉。
NAND電路57的輸出信號(hào)為H電平期間，電平變換電路61的輸出信號(hào)也為H電平，通過(guò)反相器62，MOS晶體管63維持?jǐn)嚅_(kāi)狀態(tài)。
NAND電路57的輸出信號(hào)為L(zhǎng)電平時(shí)，相應(yīng)地，電平變換電路61的輸出信號(hào)也為L(zhǎng)電平，通過(guò)反相器62，MOS晶體管63為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)NC被驅(qū)動(dòng)為負(fù)電壓VBB0電平。由此，輸出緩沖電路15中包含的上拉用的P溝道MOS晶體管PQ為深接通狀態(tài)，可高速向輸出節(jié)點(diǎn)15b供給電流，可高速將輸出節(jié)點(diǎn)15b上拉到輸出電源電壓VDDQ電平。
輸出許可信號(hào)OEM為L(zhǎng)電平時(shí)，AND電路54的輸出信號(hào)為L(zhǎng)電平，電平變換電路55的輸出信號(hào)再次為L(zhǎng)電平。MOS晶體管59為接通狀態(tài)，MOS晶體管60根據(jù)電平變換電路55的輸出信號(hào)為斷開(kāi)狀態(tài)，反相器62的輸出信號(hào)為L(zhǎng)電平，MOS晶體管63為斷開(kāi)狀態(tài)，因此內(nèi)部節(jié)點(diǎn)NC再次通過(guò)MOS晶體管58被充電到輸出電源電壓VDDQ電平。
如該圖11A所示的輸出電路所示，內(nèi)部節(jié)點(diǎn)NC一旦驅(qū)動(dòng)為接地電壓電平，之后，通過(guò)將內(nèi)部節(jié)點(diǎn)NC驅(qū)動(dòng)為負(fù)電壓電平，與按一級(jí)將該內(nèi)部節(jié)點(diǎn)NC從輸出電源電壓VDDQ電平驅(qū)動(dòng)為負(fù)電壓VBB0的情況相比，可減少負(fù)電壓發(fā)生電路吸收的電荷量，相應(yīng)地，可降低負(fù)電壓發(fā)生電路的消耗電流。
上拉用的P溝道MOS晶體管PQ按2級(jí)驅(qū)動(dòng)，其導(dǎo)通時(shí)，首先在柵—源區(qū)之間電壓為輸出電源電壓VDDQ電平時(shí)，對(duì)輸出節(jié)點(diǎn)15b充電，接著，柵—源區(qū)之間電壓Vgs設(shè)定到VDDQ-VBB0，以大電流驅(qū)動(dòng)力對(duì)輸出節(jié)點(diǎn)15b高速充電。由此，在輸出節(jié)點(diǎn)15b中不產(chǎn)生鏈接，可高速驅(qū)動(dòng)輸出電源電壓VDDQ電平輸出節(jié)點(diǎn)15b。
如上那樣，根據(jù)本發(fā)明的實(shí)施例5，使用來(lái)自負(fù)電壓發(fā)生電路的負(fù)電壓，將輸出緩沖電路的上拉用晶體管的柵電位在導(dǎo)通時(shí)一旦驅(qū)動(dòng)到接地電壓電平后，驅(qū)動(dòng)為負(fù)電壓電平，僅要求負(fù)電壓發(fā)生電路將接地電壓電平的節(jié)點(diǎn)驅(qū)動(dòng)為負(fù)電壓電平，可降低其消耗電流。
實(shí)施例6半導(dǎo)體存儲(chǔ)裝置中，有時(shí)其接口不同。例如，作為輸出電源電壓VDDQ，使用1.8V系接口的情況下，有時(shí)使用LVTTL接口。使用該LVTTL接口時(shí)，輸出電源電壓VDDQ為2.5V(2.5到3.5V)以上，與1.8V接口系相比，其輸出電源電壓VDD的電壓電平高。此時(shí)，不需要輸出緩沖電路中上拉用的P溝道MOS晶體管的柵驅(qū)動(dòng)為負(fù)電壓電平。因此，對(duì)應(yīng)該輸出電源電壓VDDQ的電壓電平，可將輸出緩沖電路的上拉晶體管的柵電壓的L電平設(shè)定到負(fù)電壓或接地電壓電平之一。
圖12是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例6的負(fù)電壓發(fā)生部的結(jié)構(gòu)的圖。圖12中，負(fù)電壓發(fā)生部包括對(duì)應(yīng)使用的輸出電源電壓VDDQ的電壓電平選擇地設(shè)定電壓電平的墊70、在墊70和接地節(jié)點(diǎn)之間連接的鏈接元件71、將墊70的電壓接受為輸入信號(hào)的反相器72、反相器72的輸出信號(hào)為L(zhǎng)電平時(shí)導(dǎo)通，將反相器72的輸入保持在外部電源電壓EXVDD電平的P溝道MOS晶體管73、接收反相器72的輸出信號(hào)的反相器74、對(duì)反相器74的輸出信號(hào)進(jìn)行電平變換的電平變換電路75、根據(jù)電平變換電路75的輸出信號(hào)MLV選擇地將負(fù)電壓傳遞線77連接接地節(jié)點(diǎn)的N溝道MOS晶體管76、根據(jù)電平變換電路75的輸出信號(hào)選擇地激活，激活時(shí)在負(fù)電壓傳遞線77上生成負(fù)電壓VBB0的負(fù)電壓發(fā)生電路78、根據(jù)復(fù)位信號(hào)ZRST選擇地導(dǎo)通，在導(dǎo)通時(shí)將反相器72的輸入充電到外部電源電壓EXVDD電平的P溝道MOS晶體管79。該負(fù)電壓傳遞線77上的負(fù)電壓VBB0和前面的實(shí)施例1和5所示的輸出電路的負(fù)電壓節(jié)點(diǎn)耦合。
電平變換電路75將負(fù)電壓發(fā)生電路的輸出節(jié)點(diǎn)的電壓接收為其低電平動(dòng)作電源電壓。
鏈接元件71例如是熔絲元件，使用激光等的能量線可熔斷，根據(jù)該半導(dǎo)體存儲(chǔ)裝置的接口為1.8V系接口或輸出電源電壓VDDQ為2.5V以上的LVTTL接口選擇地熔斷。
電源接通時(shí)或系統(tǒng)復(fù)位時(shí)，復(fù)位信號(hào)ZRST在規(guī)定期間變?yōu)長(zhǎng)電平，該墊70通過(guò)MOS晶體管79預(yù)充電到外部電源電壓EXVDD電平。鏈接元件71為非熔斷狀態(tài)時(shí)，MOS晶體管79的充電電壓經(jīng)鏈接元件71放電，反相器72的輸入信號(hào)為L(zhǎng)電平，反相器72輸出H電平的信號(hào)，P溝道MOS晶體管73為斷開(kāi)狀態(tài)，墊70的電壓通過(guò)鏈接元件71保持接地電壓電平。該狀態(tài)中，反相器74的輸出信號(hào)為L(zhǎng)電平，電平變換電路75的輸出信號(hào)MLV也為L(zhǎng)電平，MOS晶體管76為斷開(kāi)狀態(tài)。相應(yīng)地，負(fù)電壓傳遞線77與接地節(jié)點(diǎn)隔離。
電平變換電路75的輸出信號(hào)MLV為L(zhǎng)電平時(shí)，負(fù)電壓發(fā)生電路78激活，例如通過(guò)充電泵動(dòng)作生成規(guī)定電壓電平的負(fù)電壓VBB0并傳遞到負(fù)電壓傳遞線77。該負(fù)電壓發(fā)生電路78生成的負(fù)電壓VBB0用作電平變換電路75的低電平動(dòng)作電源電壓，電平變換電路75輸出的L電平的信號(hào)是負(fù)電壓VBB0電平的信號(hào)，MOS晶體管76確實(shí)向輸出電路4傳遞負(fù)電壓發(fā)生電路78生成的負(fù)電壓VBB0。
另一方面，鏈接元件71熔斷時(shí)，根據(jù)復(fù)位信號(hào)ZRST墊70規(guī)定期間被預(yù)充電到電源電壓EXVDD電平時(shí)，反相器72的輸出信號(hào)為L(zhǎng)電平，MOS晶體管73為接通狀態(tài)，反相器72的輸入信號(hào)為L(zhǎng)電平，反相器72的輸出信號(hào)為H電平，MOS晶體管73為斷開(kāi)狀態(tài)。反相器74的輸出信號(hào)為H電平，電平變換電路75的輸出信號(hào)MLV也為外部電源電壓EXVDD電平的H電平，MOS晶體管76為接通狀態(tài)，負(fù)電壓傳遞線77耦合于接地節(jié)點(diǎn)。
該電平變換電路75的輸出信號(hào)為H電平時(shí)，負(fù)電壓發(fā)生電路78的負(fù)電壓發(fā)生動(dòng)作停止。在電平變換電路75中，其L電平側(cè)的動(dòng)作電源電壓為負(fù)電壓傳遞線77上的電壓電平，為接地電壓電平，例如即便負(fù)電壓發(fā)生電路78的負(fù)電壓發(fā)生動(dòng)作停止，電平變換電路75的L電平側(cè)電源電壓確實(shí)保持在接地電壓電平，穩(wěn)定執(zhí)行電平變換動(dòng)作。
作為電平變換電路75的輸出信號(hào)MLV為H電平時(shí)停止負(fù)電壓發(fā)生動(dòng)作的結(jié)構(gòu)，作為進(jìn)行充電泵動(dòng)作的振蕩電路，可利用將在第一輸入上接受電平變換電路75的輸出信號(hào)MLV的NOR電路和偶數(shù)級(jí)的反相器環(huán)狀連接的結(jié)構(gòu)。NOR電路的第二輸入上提供最終級(jí)的反相器的輸出信號(hào)。
負(fù)電壓發(fā)生電路78停止負(fù)電壓發(fā)生動(dòng)作時(shí)，其輸出節(jié)點(diǎn)根據(jù)負(fù)電壓傳遞線77的接地電壓設(shè)定到接地電壓。此時(shí)，負(fù)電壓發(fā)生電路78在停止負(fù)電壓發(fā)生動(dòng)作時(shí)設(shè)定到輸出高阻抗?fàn)顟B(tài)。即，輸出級(jí)的輸送柵可固定設(shè)定到斷開(kāi)狀態(tài)。
因此，鏈接元件71熔斷狀態(tài)時(shí)，負(fù)電壓發(fā)生電路78停止負(fù)電壓發(fā)生動(dòng)作，以適合于LVTTL接口的驅(qū)動(dòng)力進(jìn)行輸出數(shù)據(jù)的上拉。另一方面，鏈接元件71未熔斷時(shí)，電平變換電路75的輸出信號(hào)MLV為L(zhǎng)電平，負(fù)電壓發(fā)生電路78動(dòng)作，負(fù)電壓傳遞線77的電壓為負(fù)電壓VBB0電平，在1.8V系接口中，輸出電源電壓VDDQ低時(shí)也可高速生成輸出數(shù)據(jù)。
鏈接元件的熔斷/未熔斷和接口的對(duì)應(yīng)關(guān)系可和上述關(guān)系相反。根據(jù)有無(wú)粘結(jié)到墊，選擇地激活負(fù)電壓發(fā)生電路的負(fù)電壓發(fā)生動(dòng)作。
負(fù)電壓發(fā)生電路78在未激活時(shí)使用將接地電壓傳遞到負(fù)電壓傳遞線77的結(jié)構(gòu)。
如上所述，根據(jù)本發(fā)明的實(shí)施例6，對(duì)應(yīng)適用的接口的輸出電源電壓電平調(diào)整輸出緩沖電路的上拉晶體管的柵電壓電平，以對(duì)應(yīng)于使用動(dòng)作環(huán)境的最佳驅(qū)動(dòng)力驅(qū)動(dòng)輸出節(jié)點(diǎn)，可高速穩(wěn)定地生成輸出數(shù)據(jù)。
實(shí)施例7圖13是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例7的輸出電路的結(jié)構(gòu)的圖。該圖13所示的輸出電路中，與圖5所示的輸出電路的不同點(diǎn)如下。即，延遲電路33的前級(jí)上設(shè)置接收來(lái)自圖12所示的電平變換電路75的模式選擇信號(hào)MLV和NAND電路10的輸出信號(hào)的柵電路80。接收延遲電路33的輸出信號(hào)的NAND電路10的輸出信號(hào)的柵電路81以及根據(jù)該柵電路81的輸出信號(hào)將節(jié)點(diǎn)NA驅(qū)動(dòng)為接地電壓電平的N溝道MOS晶體管82替代圖5所示的柵電路35和P溝道MOS晶體管36配置。柵電路81在延遲電路33的輸出信號(hào)為L(zhǎng)電平時(shí)或NAND電路10的輸出信號(hào)為H電平時(shí)輸出L電平的信號(hào)。
MOS晶體管82不對(duì)稱(chēng)地形成源區(qū)和漏區(qū)雜質(zhì)區(qū)域，源區(qū)連接接地節(jié)點(diǎn)并且漏區(qū)連接節(jié)點(diǎn)NA。
圖13所示的輸出電路的其他構(gòu)成與圖5所示的輸出電路的結(jié)構(gòu)相同，對(duì)應(yīng)部分附加相同參考序號(hào)，其詳細(xì)說(shuō)明從略。
柵電路80是OR電路，模式選擇信號(hào)MLV為H電平時(shí)，其輸出信號(hào)被固定到H電平，相應(yīng)地延遲電路33的輸出信號(hào)也固定為H電平。電容元件34由MOS電容器構(gòu)成的情況下，其柵區(qū)—源區(qū)都為H電平，不形成溝道區(qū)域，不形成MOS電容器。延遲電路33的輸出信號(hào)固定到H電平，因此不進(jìn)行對(duì)節(jié)點(diǎn)NA的電荷去除。
另一方面，柵電路81作為反相器動(dòng)作，NAND電路10的輸出信號(hào)為L(zhǎng)電平時(shí)，輸出H電平的信號(hào)，MOS晶體管82保持接通狀態(tài)，將內(nèi)部節(jié)點(diǎn)NA驅(qū)動(dòng)為接地電壓電平。此時(shí)，電平變換電路30的輸出信號(hào)為L(zhǎng)電平，反相器31的輸出信號(hào)為H電平，因此MOS晶體管32為斷開(kāi)狀態(tài)。根據(jù)節(jié)點(diǎn)NA的電壓電平的降低，上拉用的P溝道MOS晶體管PQ為接通狀態(tài)。該模式選擇信號(hào)MLV為H電平時(shí)，是設(shè)定LVTTL模式時(shí)，輸出電源電壓VDDQ為2.5V以上的電壓電平，該MOS晶體管PQ的柵電壓是接地電壓電平，也可具有足夠的驅(qū)動(dòng)力，驅(qū)動(dòng)輸出節(jié)點(diǎn)。
另一方面，模式選擇信號(hào)MLV為L(zhǎng)電平時(shí)，柵電路80座位緩沖電路動(dòng)作，如前面的圖5所示，NAND電路10的輸出信號(hào)為L(zhǎng)電平時(shí)，響應(yīng)延遲電路33的輸出信號(hào)的下降沿通過(guò)電容元件34的電容耦合(充電泵動(dòng)作)將內(nèi)部節(jié)點(diǎn)NA驅(qū)動(dòng)為負(fù)電壓電平。
節(jié)點(diǎn)NA在驅(qū)動(dòng)到負(fù)電壓電平之前的期間中MOS晶體管82是接通狀態(tài)，將節(jié)點(diǎn)NA驅(qū)動(dòng)為接地電壓電平。節(jié)點(diǎn)NA驅(qū)動(dòng)為負(fù)電壓。柵電路81的輸出信號(hào)是接地電壓電平的L電平，MOS晶體管82的源區(qū)連接接地節(jié)點(diǎn)，其柵和源電壓相等，MOS晶體管82維持?jǐn)嚅_(kāi)狀態(tài)。由此，從接地節(jié)點(diǎn)向節(jié)點(diǎn)NA流過(guò)電流，防止負(fù)電壓電平上升。
因此，對(duì)應(yīng)該接口的電源電壓電平，通過(guò)選擇地停止負(fù)電壓發(fā)生動(dòng)作可在利用電容元件的電荷注入動(dòng)作(充電泵動(dòng)作)時(shí)選擇地將對(duì)應(yīng)該接口的電壓產(chǎn)生激活，將對(duì)應(yīng)輸出電源電壓的電壓電平的驅(qū)動(dòng)力提供給輸出緩沖電路的上拉晶體管。
負(fù)電壓VBB0的電壓電平比MOS晶體管82的閾值電壓小的情況下，在節(jié)點(diǎn)NA上生成負(fù)電壓，MOS晶體管82的柵區(qū)—源區(qū)之間電壓比其閾值電壓小，MOS晶體管82為斷開(kāi)狀態(tài)，因此此時(shí)，尤其不需要固定地形成源和漏區(qū)域。
變更例圖14是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例7的變更例的結(jié)構(gòu)的圖。圖14所示的輸出電路4與圖7所示的輸出電路的結(jié)構(gòu)不同之處如下。即，向電容元件41提供接收模式選擇信號(hào)MLV和電平變換電路40的輸出信號(hào)的OR電路83的輸出信號(hào)，或向電壓保持用的MOS晶體管PT的柵提供該OR電路83的輸出信號(hào)。另外，設(shè)計(jì)接收模式選擇信號(hào)和反相器42的輸出信號(hào)的AND電路84和根據(jù)該AND電路84的輸出信號(hào)將內(nèi)部節(jié)點(diǎn)Nb耦合于接地節(jié)點(diǎn)的N溝道MOS晶體管86。該MOS晶體管86與節(jié)點(diǎn)NB的電壓電平無(wú)關(guān)固定形成源區(qū)和漏區(qū)，將源區(qū)連接在接地電平，將漏區(qū)連接在節(jié)點(diǎn)NB。
該圖14所示的輸出電路的其他結(jié)構(gòu)與圖7所示的輸出電路的結(jié)構(gòu)相同，對(duì)對(duì)應(yīng)部分附加相同的參考序號(hào)，其說(shuō)明從略。
該圖14所示的輸出電路結(jié)構(gòu)中，模式選擇信號(hào)MLV為H電平時(shí)，OR電路83的輸出信號(hào)固定在H電平，電容元件41由MOS電容器構(gòu)成的情況下，由于不形成在溝道區(qū)域，因此不用作電容。MOS晶體管PT維持?jǐn)嚅_(kāi)狀態(tài)。另一方面，AND電路84的輸出信號(hào)根據(jù)反相器電路42的輸出信號(hào)變化，MOS晶體管86與MOS晶體管43互補(bǔ)為接通狀態(tài)。此時(shí)，節(jié)點(diǎn)NB在接地電壓電平與輸出電源電壓VDDQ之間變化。
另一方面，模式選擇信號(hào)MLV為L(zhǎng)電平時(shí)，OR電路83用作緩沖電路，進(jìn)行和圖7所示輸出電路相同的電荷去除動(dòng)作和輸出節(jié)點(diǎn)的電壓保持動(dòng)作。AND電路84的輸出信號(hào)固定為L(zhǎng)電平，MOS晶體管86的源區(qū)連接接地節(jié)點(diǎn)，維持?jǐn)嚅_(kāi)狀態(tài)。該MOS晶體管86的漏區(qū)域D和源區(qū)域S固定，使得內(nèi)部節(jié)點(diǎn)NB驅(qū)動(dòng)為負(fù)電壓電平時(shí)也可將該MOS晶體管86確實(shí)維持在斷開(kāi)狀態(tài)。
電容元件41要求將節(jié)點(diǎn)NB從輸出電源電壓VDDQ驅(qū)動(dòng)到負(fù)電壓電平，其電容值非常大。通過(guò)使用MOS晶體管電容可實(shí)現(xiàn)以小的占據(jù)面積具有大的電容值的電容元件。
作為MOS晶體管86的結(jié)構(gòu)，例如將襯底區(qū)域(后柵)連接內(nèi)部節(jié)點(diǎn)NB，將其阱區(qū)用例如偏置到輸出電源電壓VDDQ的N阱包圍，將該MOS晶體管86的形成區(qū)域和其他元件分開(kāi)。內(nèi)部節(jié)點(diǎn)NB降低到負(fù)電壓電平時(shí)，該襯底區(qū)域也為負(fù)電壓電平，源襯底區(qū)域之間為逆偏置狀態(tài)，防止產(chǎn)生泄漏電流。此時(shí)，MOS晶體管86的柵電位為接地電壓電平時(shí)，襯底區(qū)域降低到負(fù)電壓電平，根據(jù)后柵偏置效果增大閾值電壓，實(shí)現(xiàn)更深的斷開(kāi)狀態(tài)。作為固定該源區(qū)域的結(jié)構(gòu)，非對(duì)稱(chēng)形成源和漏區(qū)域，源區(qū)域的例如雜質(zhì)濃度降低，耗盡層可比漏區(qū)域?qū)挕?br> 圖13和圖14所示輸出電路中，替代模式選擇信號(hào)MLV通過(guò)金屬掩膜布線對(duì)應(yīng)其接口將接收模式選擇信號(hào)MLV的柵電壓固定到H電平或L電平。
如上所述，根據(jù)本發(fā)明的實(shí)施例7，對(duì)應(yīng)適用的接口的電源電壓電平可選擇停止負(fù)電壓發(fā)生動(dòng)作，利用電容元件的電荷注入生成負(fù)電壓時(shí)，也確實(shí)不對(duì)產(chǎn)生負(fù)電壓的結(jié)構(gòu)產(chǎn)生壞影響，可停止負(fù)電壓發(fā)生動(dòng)作。由此，以對(duì)應(yīng)接口的電源電壓電平的最佳驅(qū)動(dòng)力生成輸出數(shù)據(jù)。
實(shí)施例8圖15是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例8的輸出電路的結(jié)構(gòu)的圖。圖15中，輸出緩沖電路15中，與輸出節(jié)點(diǎn)15b上拉用的P溝道MOS晶體管PQ并列配置N溝道MOS晶體管90。該N溝道MOS晶體管90將后柵(襯底區(qū)域)和柵設(shè)定到相同電壓電平。該N溝道MOS晶體管90的柵和后柵(襯底區(qū)域)的電壓電平相同，使得不影響襯底偏置效果，可高速將該MOS晶體管90驅(qū)動(dòng)到接通狀態(tài)，可增大MOS晶體管90的電流驅(qū)動(dòng)能力。
為驅(qū)動(dòng)該MOS晶體管90，設(shè)置將NAND電路10的輸出信號(hào)的振幅變換為輸出電源電壓VDDQ電平的振幅的信號(hào)的電平變換電路92和反轉(zhuǎn)該電平變換電路92的輸出信號(hào)的反相器94。電平變換電路92的輸出信號(hào)提供給上拉用的P溝道MOS晶體管PQ的柵，反相器94的輸出信號(hào)提供給N溝道MOS晶體管90的后柵和柵。反相器94將輸出電源VDDQ接收為一個(gè)動(dòng)作電源電壓。
驅(qū)動(dòng)輸出緩沖電路15的上拉用的N溝道MOS晶體管NQ的電路部分與圖2所示結(jié)構(gòu)相同，對(duì)應(yīng)部分附加相同參考序號(hào)，其說(shuō)明從略。
輸出緩沖電路15的上拉動(dòng)作時(shí)，NAND電路10的輸出信號(hào)為L(zhǎng)電平，另一方面，柵電路11的輸出信號(hào)為H電平。因此，電平變換電路92的輸出信號(hào)為L(zhǎng)電平，電平變換電路13的輸出信號(hào)為H電平，MOS晶體管PQ為接通狀態(tài)，MOS晶體管NQ通過(guò)反相器14為斷開(kāi)狀態(tài)。此時(shí)，反相器94的輸出信號(hào)為輸出電源VDDQ電平的H電平，MOS晶體管90為接通狀態(tài)。因此，輸出節(jié)點(diǎn)15b由MOS晶體管PQ和90驅(qū)動(dòng)，輸出電源電壓VDDQ例如在1.8V的電壓電平的情況下，通過(guò)MOS晶體管90補(bǔ)償電流驅(qū)動(dòng)力，可高速將輸出節(jié)點(diǎn)15b驅(qū)動(dòng)到輸出電源電壓VDDQ電平。
通過(guò)將該MOS晶體管90的后柵和柵設(shè)定在相同電壓電平，如下面說(shuō)明的那樣，如將該后柵固定在接地電壓電平的情況相比可增大該MOS晶體管90的電流驅(qū)動(dòng)能力。
圖16是簡(jiǎn)要地表示圖15所示的N溝道MOS晶體管90的截面結(jié)構(gòu)圖。圖16中，MOS晶體管90形成在偏置為輸出電壓電源VDDQ的N阱101上部所形成的P阱102內(nèi)。該N阱101形成在偏置為接地電壓VSS的P襯底(半導(dǎo)體襯底)100上。
MOS晶體管90包含在P阱102表面上隔開(kāi)一個(gè)間隔形成的N型雜質(zhì)區(qū)域103和104、在這些雜質(zhì)區(qū)域103和104之間的P阱102區(qū)域上經(jīng)未圖示的柵絕緣膜形成的柵電極105。P阱102經(jīng)P型雜質(zhì)區(qū)域106耦合于節(jié)點(diǎn)15e，柵電極105連接于節(jié)點(diǎn)15e。向該節(jié)點(diǎn)15e傳遞來(lái)自反相器94的輸出信號(hào)。雜質(zhì)區(qū)域103經(jīng)電源節(jié)點(diǎn)15d接收輸出電源電壓VDDQ。雜質(zhì)區(qū)域104連接輸出節(jié)點(diǎn)15b。
節(jié)點(diǎn)15e的電壓為接地電壓電平時(shí)，P阱經(jīng)雜質(zhì)區(qū)域106偏置到接地電壓電平。此時(shí)，輸出節(jié)點(diǎn)15b通過(guò)下拉用的N溝道MOS晶體管(NQ)放電到接地電壓電平。P阱102和雜質(zhì)區(qū)域104為相同電壓電平，通過(guò)該P(yáng)N結(jié)的內(nèi)置電壓，將P阱102和雜質(zhì)區(qū)域104之間的PN結(jié)維持非導(dǎo)通狀態(tài)。
待機(jī)狀態(tài)時(shí)，輸出節(jié)點(diǎn)15b為高阻抗的狀態(tài)的情形下，通過(guò)輸出節(jié)點(diǎn)15b連接的外部總線的終端電阻設(shè)定在總線終端電壓電平，該終端電壓是比接地電壓高的電壓電平，待機(jī)狀態(tài)時(shí)該雜質(zhì)區(qū)域104和P阱之間的PN結(jié)維持非導(dǎo)通狀態(tài)。
反相器94的輸出信號(hào)上升到輸出電源電壓VDDQ電平時(shí)，P阱102經(jīng)雜質(zhì)區(qū)域106充電到輸出電源電壓VDDQ電平。此時(shí)，柵電極105的電壓上升到輸出電源電壓電平，在雜質(zhì)區(qū)域103和104之間形成溝道，經(jīng)該溝道區(qū)域從電源節(jié)點(diǎn)15d向輸出節(jié)點(diǎn)15b提供電流。此時(shí)由于P阱102被偏置到輸出電源電壓VDDQ電平，N阱101、P阱102和雜質(zhì)區(qū)域104形成的寄生電壓NPN雙極晶體管110為接通狀態(tài)，從N阱101經(jīng)雜質(zhì)區(qū)域104將電流I提供給輸出節(jié)點(diǎn)15b。因此與經(jīng)該N溝道MOS晶體管90的溝道區(qū)域的電流供給同時(shí)，通過(guò)寄生雙極晶體管的電流注入，可高速將輸出節(jié)點(diǎn)15b的電壓電平上升。
此時(shí)，由于P阱102偏置到輸出電壓VDDQ電平，最終成為和雜質(zhì)區(qū)域104相同的電壓電平，該MOS晶體管90的后柵和源區(qū)的電壓電平相同，沒(méi)有襯底效果，可減小閾值電壓，該N溝道MOS晶體管90的驅(qū)動(dòng)能力增大，能夠高速升高輸出節(jié)點(diǎn)15b的電壓電平。
該N阱101可對(duì)MOS晶體管90專(zhuān)門(mén)形成。也可以一起設(shè)計(jì)在圖15所示的反相器94和電平變換電路92包含的N溝道MOS晶體管上，但是需要對(duì)各N溝道MOS晶體管設(shè)置P阱102。
如上所述，根據(jù)本發(fā)明的實(shí)施例8，輸出緩沖電路中與上拉用的P溝道MOS晶體并列設(shè)置N溝道MOS晶體管，將該柵和后柵固定在相同電壓電平，因此可減小其閾值電壓，即便在輸出電源電壓VDDQ低的情況下也可以以大的電流驅(qū)動(dòng)力高速對(duì)輸出節(jié)點(diǎn)15b充電。
通過(guò)將形成該N溝MOS晶體管的后柵的P阱區(qū)形成在偏置為輸出電源電壓電平的N阱內(nèi)，上拉用的N溝道晶體管導(dǎo)通時(shí)，橫向寄生雙極晶體管導(dǎo)通，從N阱向輸出節(jié)點(diǎn)提供電流，可高速上升輸出信號(hào)。
實(shí)施例9圖17是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例9的輸出電路的結(jié)構(gòu)的圖。該圖17所示的輸出電路中，設(shè)置接收內(nèi)部讀出數(shù)據(jù)RD和輸出許可信號(hào)OEM的AND電路115、變換AND電路115的輸出信號(hào)的電平的電平變換電路92、根據(jù)該電平變換電路92的輸出信號(hào)驅(qū)動(dòng)輸出緩沖電路15內(nèi)的上拉用的P溝道MOS晶體管PQ的上拉驅(qū)動(dòng)器電路120。
AND電路115將周邊電源電壓VDDP接收為動(dòng)作電源電壓。電平變換電路92將該AND電路115的振幅VDDP的信號(hào)維持在邏輯電平，變換為振幅VDDQ的信號(hào)。
上拉驅(qū)動(dòng)器電路120連接在輸出電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)G之間，包含其柵上接收電平變換電路92的輸出信號(hào)的P溝道MOS晶體管120a、串聯(lián)連接在內(nèi)部節(jié)點(diǎn)G和接地節(jié)點(diǎn)之間的N溝道MOS晶體管120b和120c。內(nèi)部節(jié)點(diǎn)G連接輸出緩沖電路15的上拉用的P溝道MOS晶體管PQ的柵。
N溝道MOS晶體管120b在其柵上接收外部電源電壓EXVDD，N溝道MOS晶體管120c在其柵上接收電平變換電路92的輸出信號(hào)。
輸出電源電壓VDDQ通過(guò)其輸入輸出接口存在1.8V或2.5V以上的情況。另一方面，外部電源電壓EXVDD為2.5V，不管接口如何都恒定。該N溝道MOS晶體管120b在內(nèi)部節(jié)點(diǎn)G充電到輸出電源電壓VDDQ電平的情況下提高N溝道MOS晶體管120c的漏電場(chǎng)，設(shè)計(jì)來(lái)防止熱載流子的產(chǎn)生。即，通過(guò)MOS晶體管120b和120c可對(duì)應(yīng)溝道電阻分割各個(gè)接口之間電壓，緩和漏電場(chǎng)。
該MOS晶體管120b的柵上提供輸出電源電壓VDDQ的情況下，1.8V系接口時(shí)，N溝道MOS晶體管120b的柵電壓降低，電流驅(qū)動(dòng)能力減小，不能高速將內(nèi)部節(jié)點(diǎn)G驅(qū)動(dòng)為接地電壓VSSQ電平。因此，將外部電源電壓EXVDD提供給MOS晶體管120b的柵，增大其電流驅(qū)動(dòng)能力，將內(nèi)部節(jié)點(diǎn)G高速放電到接地電壓VSSQ電平，可高速將上拉用MOS晶體管PQ驅(qū)動(dòng)為接通狀態(tài)。
輸出電源電壓VDDQ低的情況下，上拉用的P溝道MOS晶體管PQ的柵被高速放電到接地電壓電平，可高速將P溝道MOS晶體管PQ驅(qū)動(dòng)到接通狀態(tài)，相應(yīng)地，可高速上拉輸出節(jié)點(diǎn)15b。
該MOS晶體管120b的柵電壓對(duì)應(yīng)接口選擇地設(shè)定為外部電源電壓EXVDD或輸出電源電壓VDDQ。即，使用模式選擇信號(hào)MLV(參考實(shí)施例6)可設(shè)定該MOS晶體管120b的柵電壓，通過(guò)金屬掩膜布線可設(shè)定該MOS晶體管120b的柵電壓。
通過(guò)使用該上拉驅(qū)動(dòng)器電路120在電平變換電路92的輸出驅(qū)動(dòng)力小的情況下也可高速將上拉用的P溝道MOS晶體管PQ柵驅(qū)動(dòng)到接地電壓電平，可高速將上拉晶體管驅(qū)動(dòng)到接通狀態(tài)。
如上所述，根據(jù)本發(fā)明的實(shí)施例9，將上拉用電路內(nèi)的電場(chǎng)緩和用MOS晶體管的柵電壓設(shè)定到外部電源電壓EXVDD，在低電源電壓的情況下，可高速將上拉用P溝道MOS晶體管PQ驅(qū)動(dòng)到接通狀態(tài)，可高速上升輸出信號(hào)。
實(shí)施例9中，驅(qū)動(dòng)下拉用MOS晶體管NQ的電路部分的結(jié)構(gòu)與圖2所示的實(shí)施例1的結(jié)構(gòu)相同，其他實(shí)施例的構(gòu)成也可使用。
實(shí)施例10圖18是簡(jiǎn)要表示根據(jù)本發(fā)明實(shí)施例10的輸出電路結(jié)構(gòu)的圖。該圖18中，輸出緩沖電路15中，設(shè)計(jì)2個(gè)上拉用P溝道MOS晶體管PQ1和PQ2以及2個(gè)下拉用N溝道MOS晶體管NQ1和NQ2。該輸出緩沖電路15的輸出節(jié)點(diǎn)驅(qū)動(dòng)能力根據(jù)動(dòng)作模式指示信號(hào)SLOW設(shè)定。即，例如動(dòng)作頻率高的情況下，或輸出負(fù)荷低的情況下，MOS晶體管PQ1，PQ2，NQ1，NQ2都動(dòng)作。另一方面，動(dòng)作頻率低時(shí)或輸出負(fù)荷小，不要求輸出節(jié)點(diǎn)15b被高速驅(qū)動(dòng)的情況下，利用MOS晶體管PQ1和NQ1。
為設(shè)定該輸出緩沖電路15的驅(qū)動(dòng)能力，設(shè)置接收未示出的模式寄存器電路中存儲(chǔ)的動(dòng)作模式指示信號(hào)SLOW的反相器134和136。反相器134將輸出電源電壓VDDQ接收為一個(gè)動(dòng)作電源電壓，反相器136將外部電源電壓EXVDD接收為一個(gè)動(dòng)作電源電壓。
為驅(qū)動(dòng)上拉用P溝道MOS晶體管PQ1和PQ2，設(shè)置上拉用驅(qū)動(dòng)器電路130，為驅(qū)動(dòng)下拉用N溝道MOS晶體管NQ1和NQ2，設(shè)置下拉用驅(qū)動(dòng)器電路132。上拉用驅(qū)動(dòng)器電路130包括根據(jù)如圖17所示的電平變換電路92的輸出信號(hào)驅(qū)動(dòng)上拉用MOS晶體管PQ1的第一驅(qū)動(dòng)器電路130a和根據(jù)動(dòng)作模式指示信號(hào)SLOW選擇地激活并且激活時(shí)電平變換電路92根據(jù)輸出信號(hào)驅(qū)動(dòng)上拉用P溝道MOS晶體管PQ2的第二驅(qū)動(dòng)器電路130b。
第一驅(qū)動(dòng)器電路130a包括連接在輸出電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)GP1之間并且在其柵上接收電平變換電路92的輸出信號(hào)的P溝道MOS晶體管PT1和串聯(lián)連接在內(nèi)部節(jié)點(diǎn)GP1和接地節(jié)點(diǎn)(VSSQ節(jié)點(diǎn))之間的N溝道MOS晶體管NT1和NT2。N溝道MOS晶體管NT1的柵上與前面的實(shí)施例9的MOS晶體管120b一樣提供外部電源電壓EXVDD。向N溝道MOS晶體管NT2的柵提供圖17所示的電平變換電路92的輸出信號(hào)。MOS晶體管NT1設(shè)計(jì)來(lái)緩和漏電場(chǎng)。
第二驅(qū)動(dòng)器電路130b包括連接在輸出電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)GP2之間并且在其柵上接收電平變換電路92的輸出信號(hào)的P溝道MOS晶體管PT2和連接在內(nèi)部電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)GP2之間并在其柵上接收反相器134的輸出信號(hào)的P溝道MOS晶體管PT3以及串聯(lián)連接在內(nèi)部節(jié)點(diǎn)GP2和接地節(jié)點(diǎn)(VSSQ節(jié)點(diǎn))之間的N溝道MOS晶體管NT3和NT4。MOS晶體管NT3的柵上提供反相器136的輸出信號(hào)，向MOS晶體管NT4的柵提供電平變換電路92的輸出信號(hào)。
上拉驅(qū)動(dòng)器電路132包括根據(jù)圖17所示的電平變換電路13的輸出信號(hào)驅(qū)動(dòng)下拉用MOS晶體管NQ1的第一下拉驅(qū)動(dòng)器132a和根據(jù)動(dòng)作模式指示信號(hào)SLOW選擇地激活并且激活時(shí)根據(jù)電平變換電路13的輸出信號(hào)驅(qū)動(dòng)下拉用MOS晶體管NQ2的第二下拉驅(qū)動(dòng)器132b。
第一下拉驅(qū)動(dòng)器132a包括連接在外部電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)GN1之間并且其柵上接收電平變換電路13的輸出信號(hào)的P溝道MOS晶體管PT4、串聯(lián)連接在內(nèi)部節(jié)點(diǎn)GN1和接地節(jié)點(diǎn)(VSSQ節(jié)點(diǎn))之間的N溝道MOS晶體管NT5和NT6。向MOS晶體管NT5的柵提供外部電源電壓EXVDD，向N溝道MOS晶體管NT6的柵提供電平變換電路13的輸出信號(hào)。
第二下拉驅(qū)動(dòng)器132b包括串聯(lián)連接在外部電源節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)GN2之間的P溝道MOS晶體管PT5和PT6、連接在內(nèi)部節(jié)點(diǎn)GN2和接地節(jié)點(diǎn)之間并且其柵上接收電平變換電路13的輸出信號(hào)的N溝道MOS晶體管NT7以及連接在內(nèi)部節(jié)點(diǎn)GN2和接地節(jié)點(diǎn)之間并且其柵上接收動(dòng)作模式指示信號(hào)SLOW的N溝道MOS晶體管NT8。
MOS晶體管PT5在其柵上接收電平變換電路13的輸出信號(hào)，MOS晶體管PT6在其柵上接收動(dòng)作模式指示信號(hào)SLOW。
動(dòng)作模式指示信號(hào)SLOW為L(zhǎng)電平時(shí)，反相器133和136的輸出信號(hào)都為H電平。該狀態(tài)中，第二驅(qū)動(dòng)器電路130b中MOS晶體管PT3在其柵上接收輸出電源電壓VDDQ電平的信號(hào)，為斷開(kāi)狀態(tài)。另一方面，MOS晶體管NT3在其柵上接收外部電源電壓EXVDD，為接通狀態(tài)。因此第一和第二驅(qū)動(dòng)器電路130a和130b都根據(jù)電平變換電路92的輸出信號(hào)驅(qū)動(dòng)MOS晶體管PQ1和PQ2。MOS晶體管NT3在其柵上接收外部電源電壓EXVDD，和上面的實(shí)施例9同樣，其接通電阻非常小，可高速將MOS晶體管PQ2的柵驅(qū)動(dòng)為接地電壓電平。
下拉驅(qū)動(dòng)器電路132中，MOS晶體管PT6為接通狀態(tài)，另一方面MOS晶體管NT8為斷開(kāi)狀態(tài)。因此，第一和第二下拉驅(qū)動(dòng)器132a和132b根據(jù)例如圖13所示的電平變換電路13的輸出信號(hào)動(dòng)作，可驅(qū)動(dòng)MOS晶體管NQ1和NQ2。該動(dòng)作模式指示信號(hào)SLOW為L(zhǎng)電平時(shí)，根據(jù)內(nèi)部讀出數(shù)據(jù)，輸出節(jié)點(diǎn)15b通過(guò)2個(gè)MOS晶體管PQ1和PQ2上拉或根據(jù)2個(gè)MOS晶體管NQ1和NQ2下拉。
另一方面，動(dòng)作模式指示信號(hào)SLOW設(shè)定為H電平時(shí)，反相器134和136的輸出信號(hào)為L(zhǎng)電平。第二驅(qū)動(dòng)器電路130b中P溝道MOS晶體管PT3為接通狀態(tài)，MOS晶體管NT3為斷開(kāi)狀態(tài)。因此內(nèi)部節(jié)點(diǎn)GP2倍固定到輸出電源電壓VDDQ電平，輸出緩沖電路15的MOS晶體管PQ2固定到斷開(kāi)狀態(tài)。因此，MOS晶體管PQ1根據(jù)第二驅(qū)動(dòng)器電路130a的輸出信號(hào)驅(qū)動(dòng)，輸出節(jié)點(diǎn)15b由一個(gè)MOS晶體管PQ1上拉。
下拉驅(qū)動(dòng)器電路132中，MOS晶體管PT6為斷開(kāi)狀態(tài)，MOS晶體管NT8為接通狀態(tài)，內(nèi)部節(jié)點(diǎn)GN2固定到接地電壓電平。因此，MOS晶體管NQ2恒常為斷開(kāi)狀態(tài)，輸出節(jié)點(diǎn)15b由MOS晶體管NQ1下拉。
根據(jù)該動(dòng)作模式指示信號(hào)SLOW變更輸出緩沖電路15的驅(qū)動(dòng)能力的結(jié)構(gòu)中，將輸出電源電壓VDDQ接收為動(dòng)作電源電壓的的反相器134和將外部電源電壓EXVDD接收為動(dòng)作電源電壓的反相器136分別設(shè)計(jì)，通過(guò)向緩和第二驅(qū)動(dòng)器電路130b的MOS晶體管NT4的漏電場(chǎng)的MOS晶體管NT3提供外部電源電壓EXVDD電平的動(dòng)作模式指示信號(hào)SLOW將輸出電源電壓VDDQ降低的情況下，該電場(chǎng)緩和用的MOS晶體管NT3的電導(dǎo)(conductance)非常大，可高速將內(nèi)部節(jié)點(diǎn)GP2驅(qū)動(dòng)為接地電壓電平。
向反相器134和136提供的動(dòng)作模式指示信號(hào)SLOW的電壓電平為周邊電源電壓電平時(shí)，該反相器134和136的輸入邏輯閾值可對(duì)應(yīng)該周邊電源電壓VDD電平調(diào)整。該輸入邏輯閾值的調(diào)整可通過(guò)構(gòu)成部件的MOS晶體管的大小的調(diào)整(比率調(diào)整)實(shí)現(xiàn)。
該動(dòng)作模式指示信號(hào)SLOW和提供給下拉驅(qū)動(dòng)器電路132的動(dòng)作模式指示信號(hào)共用時(shí)，該動(dòng)作模式指示信號(hào)SLOW為外部電源電壓EXVDD電平的信號(hào)。
反相器134和136可分別具有電平變換功能。這些反相器134和136中，具有周邊電源電壓電平的動(dòng)作模式指示信號(hào)SLOW的電平變換分別進(jìn)行。
下拉驅(qū)動(dòng)器電路132中，向P溝道MOS晶體管PT6的柵提供的動(dòng)作模式指示信號(hào)SLOW的H電平設(shè)定在外部電源電壓EXVDD電平。向N溝道MOS晶體管NT8提供的動(dòng)作模式指示信號(hào)SLOW可以是周邊電源電壓電平，可以是輸出電源電壓電平，或是外部電源電壓電平。
該動(dòng)作模式指示信號(hào)SLOW如上所述根據(jù)模式寄存器命令存儲(chǔ)在未示出的寄存器電路中。
如上那樣，對(duì)應(yīng)動(dòng)作模式變更輸出節(jié)點(diǎn)驅(qū)動(dòng)能力時(shí)，分別設(shè)計(jì)將該動(dòng)作模式指示信號(hào)的H電平設(shè)定在輸出電源電壓和外部電源電壓的信號(hào)的電路，通過(guò)向驅(qū)動(dòng)上拉MOS晶體管的電場(chǎng)緩和用MOS晶體管的柵提供外部電源電壓，在輸出電源電壓變更時(shí)，可高速在該高速通過(guò)速率時(shí)高速地將上拉晶體管驅(qū)動(dòng)為接通狀態(tài)，高速將輸出信號(hào)上拉。
實(shí)施例11圖19是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例11的輸出電路的結(jié)構(gòu)的圖。圖19中，輸出緩沖電路15中，為上拉輸出節(jié)點(diǎn)15b，設(shè)計(jì)2個(gè)P溝道MOS晶體管PQ3和PQ4以及1個(gè)N溝道MOS晶體管NQP。為下拉輸出節(jié)點(diǎn)15b，設(shè)計(jì)2個(gè)N溝道MOS晶體管NQ3和NQ4。上拉側(cè)，設(shè)計(jì)MOS晶體管PQ3和PQ4以及NQP。輸出電源電壓VDDQ設(shè)定為1.8V的情況下，由于其上拉能力降低，為補(bǔ)償其能力降低，如實(shí)施例8說(shuō)明的那樣，使用N溝道MOS晶體管NQP可增大驅(qū)動(dòng)能力。下拉側(cè)，設(shè)計(jì)2個(gè)N溝道MOS晶體管NQ3和NQ4。輸出電源電壓VDDQ例如在使用LVTTL接口設(shè)定在2.5V的情況下，為高速對(duì)該輸出節(jié)點(diǎn)15b的電壓放電，設(shè)計(jì)2個(gè)N溝道MOS晶體管NQ3和NQ4。
但是，該輸出電源電壓VDDQ為L(zhǎng)VTTL電平時(shí)，使用這些MOS晶體管PQ3和PQ4以及NQP上拉輸出節(jié)點(diǎn)時(shí)，其驅(qū)動(dòng)能力過(guò)大，可能產(chǎn)生鏈接，可能使輸出節(jié)點(diǎn)15b的充電速度和放電速度不同。因此，對(duì)應(yīng)該接口調(diào)整在輸出緩沖電路15中使用的MOS晶體管數(shù)。
P溝道MOS晶體管PQ3根據(jù)輸出驅(qū)動(dòng)電路140的輸出信號(hào)恒常驅(qū)動(dòng)。該輸出驅(qū)動(dòng)電路140根據(jù)內(nèi)部讀出數(shù)據(jù)RD和輸出許可信號(hào)OEN生成輸出控制信號(hào)。該輸出控制信號(hào)為上拉控制而生成輸出電源電壓VDDQ電平的振幅的信號(hào)，另一方面為下拉控制而生成外部電源電壓EXVDD電平的信號(hào)(產(chǎn)生負(fù)電壓的電路結(jié)構(gòu)可用在該輸出驅(qū)動(dòng)電路140中)。因此，該輸出驅(qū)動(dòng)電路140為上拉驅(qū)動(dòng)而使用輸出電源電壓VDDQ，為進(jìn)行下拉驅(qū)動(dòng)而使用外部電源電壓EXVDD。輸出驅(qū)動(dòng)電路140的結(jié)構(gòu)可以是前面的實(shí)施例1到10中的任何一個(gè)。
為控制P溝道MOS晶體管PQ4，設(shè)計(jì)接收輸出驅(qū)動(dòng)電路140的輸出控制信號(hào)和模式選擇信號(hào)MLV的OR電路142。該OR電路142將輸出電源電壓VDDQ接收為動(dòng)作電源電平。模式選擇信號(hào)MLV如前面圖12所示對(duì)應(yīng)1.8V接口和LVTTL接口將其電壓電平固定地設(shè)定。該模式選擇信號(hào)MLV具有外部電源電壓EXVDD電平以上的振幅。外部電源電壓EXVDD在輸出電源電壓VDDQ以上，不需要進(jìn)行該模式選擇信號(hào)MLV的電平變換。
為控制N溝道MOS晶體管NQP，設(shè)計(jì)接收輸出驅(qū)動(dòng)電路140的輸出控制信號(hào)的反相器144和接收反相器144的輸出信號(hào)和模式選擇信號(hào)MLV的柵電路146。該柵電路146的輸出信號(hào)提供給MOS晶體管NQP。該N溝道MOS晶體管NQP如前面的實(shí)施例8中參考圖15說(shuō)明的那樣在其柵和后柵上接收柵電路146的輸出信號(hào)。柵電路146在模式選擇信號(hào)MLV為L(zhǎng)電平時(shí)作為緩沖電路動(dòng)作，另一方面，在模式選擇信號(hào)MLV為H電平時(shí)輸出L電平的信號(hào)。
因此，模式選擇信號(hào)MLV設(shè)為H電平、指定LVTTL接口時(shí)，上拉側(cè)，OR電路142的輸出信號(hào)為H電平，柵電路146的輸出信號(hào)為L(zhǎng)電平，MOS晶體管PQ4和NQP都為斷開(kāi)狀態(tài)。因此，輸出節(jié)點(diǎn)15b由P溝道MOS晶體管PQ3驅(qū)動(dòng)。此時(shí)，輸出電壓電平VDDQ例如為2.5V，MOS晶體管PQ3具有非常大的驅(qū)動(dòng)能力，可驅(qū)動(dòng)輸出節(jié)點(diǎn)15b。
另一方面，模式選擇信號(hào)MLV設(shè)為L(zhǎng)電平時(shí)，OR電路142作為緩沖電路動(dòng)作，柵電路146也作為緩沖電路動(dòng)作。因此，此時(shí)，MOS晶體管PQ3、PQ4和NQP根據(jù)輸出驅(qū)動(dòng)電路140的輸出信號(hào)動(dòng)作。輸出電壓電平VDDQ在該模式選擇信號(hào)MLV設(shè)為L(zhǎng)電平時(shí)例如是1.8V，通過(guò)并列動(dòng)作這些MOS晶體管PQ3、PQ4和NQP可補(bǔ)償其輸出電源電壓降低時(shí)驅(qū)動(dòng)能力的下降，可高速上拉輸出節(jié)點(diǎn)15b。
另一方面，下拉側(cè)，N溝道MOS晶體管NQ3根據(jù)輸出驅(qū)動(dòng)電路140的輸出控制信號(hào)動(dòng)作。另一方面，MOS晶體管NQ4根據(jù)該輸出驅(qū)動(dòng)電路140的輸出控制信號(hào)和接收模式選擇信號(hào)MLV的AND電路148的輸出信號(hào)動(dòng)作。該AND電路148接收外部電源電壓EXVDD作為動(dòng)作電源電平。因此，該模式選擇信號(hào)MLV為H電平時(shí)，AND電路148作為緩沖電路動(dòng)作，并列動(dòng)作MOS晶體管NQ3和NQ4。從而，該輸出節(jié)點(diǎn)15b在LVTTL模式時(shí)例如由2.5V電平的振幅驅(qū)動(dòng)，可高速對(duì)輸出節(jié)點(diǎn)的H電平電壓放電。
另一方面，模式選擇信號(hào)MLV為L(zhǎng)電平時(shí)，AND電路148的輸出信號(hào)為L(zhǎng)電平，MOS晶體管NQ4恒常為斷開(kāi)狀態(tài)。該狀態(tài)中，輸出節(jié)點(diǎn)15b由N溝道MOS晶體管NQ3驅(qū)動(dòng)。MOS晶體管NQ3的H電平的信號(hào)被提供給柵時(shí)，其柵電壓為外部電源電壓EXVDD電平，用1個(gè)MOS晶體管NQ3將1.8V的H電平信號(hào)高速驅(qū)動(dòng)為接地電壓電平。
因此，模式選擇信號(hào)MLV為H電平，指定LVTTL模式，輸出電壓電平VDDQ例如設(shè)定在2.5V的情況下，上拉時(shí)，使用P溝道MOS晶體管PQ3上拉輸出節(jié)點(diǎn)15b，另一方面，下拉側(cè)，使用N溝道MOS晶體管NQ3和NQ4下拉該輸出節(jié)點(diǎn)15b。
另一方面，模式選擇信號(hào)MLV設(shè)為L(zhǎng)電平時(shí)，上拉側(cè)，使用MOS晶體管PQ3、PQ4和NQP上拉輸出節(jié)點(diǎn)15b，另一方面，下拉側(cè)，使用MOS晶體管NQ3和NQ4下拉該輸出節(jié)點(diǎn)15b。
因此，對(duì)應(yīng)輸出電源電壓VDDQ的接口的規(guī)格電壓電平調(diào)整輸出節(jié)點(diǎn)15b的上拉和下拉能力，使得對(duì)應(yīng)該輸出接口以最佳驅(qū)動(dòng)能力按相同特性進(jìn)行輸出節(jié)點(diǎn)的上拉/下拉。
這里，MOS晶體管PQ3、PQ4和NQP按在輸出電源電壓VDDQ為1.8V時(shí)可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)樣子來(lái)調(diào)整其柵電壓和大小，另一方面，MOS晶體管NQ3將外部電源電壓EXVDD提供給柵電壓時(shí)，按可高速驅(qū)動(dòng)輸出節(jié)點(diǎn)的1.8V的電壓的樣子調(diào)整大小。因此，LVTTL接口中，下拉側(cè)不高速驅(qū)動(dòng)振幅大的信號(hào)，而在上拉側(cè)驅(qū)動(dòng)能力過(guò)大。這是由于低電源電壓中，上拉側(cè)對(duì)低電源電壓的源區(qū)—柵區(qū)之間電壓影響大，在上拉側(cè)主要采用低電源電壓對(duì)策。
圖19所示的輸出電路中，可使用根據(jù)下面的圖18所示的動(dòng)作模式指示信號(hào)SLOW調(diào)整輸出節(jié)點(diǎn)的驅(qū)動(dòng)能力的結(jié)構(gòu)。此時(shí)，通過(guò)僅將模式選擇信號(hào)MLV用作動(dòng)作模式指示信號(hào)SLOW可同樣進(jìn)行通過(guò)速率調(diào)整。
如上那樣，根據(jù)本發(fā)明的實(shí)施例11，可對(duì)應(yīng)接口調(diào)整輸出節(jié)點(diǎn)的驅(qū)動(dòng)能力，可正確地高速地進(jìn)行輸出節(jié)點(diǎn)的上拉/下拉。
實(shí)施例12
圖20是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例12的輸出電路的結(jié)構(gòu)的圖。圖20所示結(jié)構(gòu)中，MOS晶體管PQ4和NQP以及NQ4的狀態(tài)由金屬開(kāi)關(guān)電路150、152和154設(shè)定。MOS晶體管PQ4的柵由金屬開(kāi)關(guān)電路150電耦合于輸出電源節(jié)點(diǎn)和輸出驅(qū)動(dòng)電路140的輸出節(jié)點(diǎn)140p之一。MOS晶體管NQP的柵通過(guò)金屬開(kāi)關(guān)電路152電耦合于反相器144的輸出和接地節(jié)點(diǎn)之一。MOS晶體管NQ4的柵通過(guò)金屬開(kāi)關(guān)電路154耦合于輸出驅(qū)動(dòng)電路140的輸出節(jié)點(diǎn)140n和接地節(jié)點(diǎn)之一。
這些金屬開(kāi)關(guān)電路150、152和154在切割步驟等中通過(guò)金屬掩膜布線設(shè)定其連接路徑。這些金屬開(kāi)關(guān)電路150、152和154代替圖19所示的OR電路142、柵電路146和AND電路148使用。
半導(dǎo)體存儲(chǔ)裝置中，輸出數(shù)據(jù)DQ的位寬度例如為16位×32位。該輸出數(shù)據(jù)位寬度由切割步驟設(shè)定。同樣，這種主切割結(jié)構(gòu)中設(shè)定輸出位寬度時(shí)，輸出數(shù)據(jù)位寬度為×32位的情況下，輸出電源電壓VDDQ為3.3V，16位的輸出數(shù)據(jù)位寬度的情況下，輸出電源電壓VDDQ為1.8V是主流。因此，對(duì)應(yīng)該輸出數(shù)據(jù)位寬度，采用的輸出接口是1.8V系接口還是LVTTL接口(VDDQ為2.5V到3.3V)可任意決定。該輸出數(shù)據(jù)位寬度的切換在最終切割步驟中，通過(guò)掩膜布線設(shè)定使用的輸出緩沖電路來(lái)進(jìn)行。該切割步驟中，圖20所示的金屬開(kāi)關(guān)150、152和154的連接路徑也由金屬掩膜布線設(shè)定。圖20中，表示1.8V接口時(shí)的金屬開(kāi)關(guān)150、152和154的連接路徑。
該圖20所示的結(jié)構(gòu)的情況下，不需要使用模式選擇信號(hào)，可減少產(chǎn)生模式選擇信號(hào)的部分的電路的占據(jù)面積和消耗電流。
對(duì)于金屬開(kāi)關(guān)電路的連接路徑，在輸出數(shù)據(jù)位寬度設(shè)定的切割步驟中，設(shè)定金屬開(kāi)關(guān)電路的連接路徑，不需要專(zhuān)門(mén)用于該路徑設(shè)定的過(guò)程，不增加制造步驟，可向輸出緩沖電路提供對(duì)應(yīng)輸出電源電壓電平的驅(qū)動(dòng)能力。
實(shí)施例13圖21是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例13的半導(dǎo)體存儲(chǔ)裝置的電源和輸出電路配置的一例的圖。圖21中，輸出輸出電路的各輸出數(shù)據(jù)位的輸出緩沖電路分割為4個(gè)，即輸出緩沖電路帶170、172、174和176來(lái)配置。輸出緩沖電路帶170包含輸出數(shù)據(jù)位DQ<70>的輸出緩沖電路，輸出緩沖電路帶172包含輸出數(shù)據(jù)位DQ<158>的輸出緩沖電路。輸出緩沖電路帶174包含輸出數(shù)據(jù)位DQ<2316>的輸出緩沖電路，輸出緩沖電路帶176包含輸出數(shù)據(jù)位DQ<3124>的輸出緩沖電路。輸出緩沖電路帶170、172配置在半導(dǎo)體芯片的一側(cè)，輸出緩沖電路帶174、176配置在半導(dǎo)體芯片160的另一側(cè)。該半導(dǎo)體存儲(chǔ)裝置的輸出數(shù)據(jù)位寬度為32位結(jié)構(gòu)和16位結(jié)構(gòu)用主/切割步驟切換時(shí)，輸出緩沖電路帶170、172中包含的輸出緩沖電路不管其輸出數(shù)據(jù)寬度如何都使用。另一方面，輸出緩沖電路帶174、176中包含的輸出緩沖電路在該輸出數(shù)據(jù)位為×32位寬度時(shí)使用，在輸出數(shù)據(jù)位寬度為16位時(shí)不使用。
對(duì)應(yīng)輸出緩沖電路帶170、172配置輸出電源墊161和輸出接地墊162。向該輸出電源墊161提供的輸出電源電壓VDDQ經(jīng)輸出電源線182傳遞到輸出緩沖電路帶170、172。向該輸出接地墊162提供的輸出接地電壓VSSQ經(jīng)輸出電源線182和輸出接地線183傳遞到輸出緩沖電路帶170、172。輸出電源線182和輸出接地線183對(duì)輸出緩沖電路帶170、172配置。
另一方面，對(duì)輸出緩沖電路帶174、176設(shè)計(jì)輸出電源墊163和輸出接地墊164。輸出電源墊163上的輸出電源電壓VDDQ經(jīng)輸出電源線184傳遞到輸出緩沖電路帶176、174。向該輸出接地墊164提供的輸出接地電壓VSSQ經(jīng)輸出接地線185傳遞到輸出緩沖電路帶174、176。該輸出電源線184和輸出接地線185對(duì)輸出緩沖電路帶174、176配置。即，這些輸出電源線182和184彼此分離配置，輸出接地線185和183也彼此分離配置。
另一方面，在該半導(dǎo)體芯片160上配置電源墊165和接地墊166。該電源墊165上的電源電壓EXVDD經(jīng)外部電源線180傳遞到該半導(dǎo)體芯片160上。接地墊166上的接地電壓VSS也經(jīng)接地線181傳遞到半導(dǎo)體芯片160上。這些電源線180和接地線181跨過(guò)整個(gè)該半導(dǎo)體芯片160，為傳遞外部電源電壓EXVDD和接地電壓VSS沿著半導(dǎo)體芯片160周邊在整個(gè)周邊上配置。這些電源線180和接地線181為強(qiáng)化電源通過(guò)分支布線相互連接相對(duì)配置的電源線/接地線。即，該電源線180和接地線181配置在整個(gè)該半導(dǎo)體芯片160上。
該半導(dǎo)體存儲(chǔ)裝置中，使用×16位結(jié)構(gòu)時(shí)，不向?qū)Α?2位結(jié)構(gòu)配置的墊163和164作粘結(jié)，成為浮動(dòng)狀態(tài)。因此，該狀態(tài)中，輸出電源線184和輸出接地線185為浮動(dòng)狀態(tài)，輸出緩沖電路帶174和176由于輸出電源線184和輸出接地線185而誤動(dòng)作，對(duì)內(nèi)部電路動(dòng)作產(chǎn)生壞影響。此時(shí)，輸出電源線182和輸出接地線183和輸出電源線184和輸出接地線185隔離，難以連接二者。因此，該輸出緩沖電路帶174和176未使用時(shí)，為穩(wěn)定其電源/接地節(jié)點(diǎn)而使用下面的結(jié)構(gòu)。
圖22是更具體表示對(duì)輸出緩沖電路帶174和176的電源配置的圖。圖22中，為簡(jiǎn)化圖示，對(duì)數(shù)據(jù)位DQ<150>設(shè)計(jì)的輸出緩沖電路帶170和172用1個(gè)輸出緩沖電路帶190表示，對(duì)數(shù)據(jù)位DQ<3116>的輸出緩沖電路帶174和176用1個(gè)輸出緩沖電路帶192表示。
輸出緩沖電路帶190經(jīng)輸出電源線182耦合于輸出電源墊161，經(jīng)輸出接地線183耦合于輸出接地墊162。該輸出緩沖電路帶190可用于輸出數(shù)據(jù)位寬度為×16位和×32位結(jié)構(gòu)之一，因此該輸出緩沖電路帶190恒常耦合于墊161和162。因此對(duì)這些墊161和162在數(shù)據(jù)位寬度為×16位和×32位結(jié)構(gòu)之一中進(jìn)行粘結(jié)，連接于外部管腳端子。
對(duì)輸出緩沖電路帶192設(shè)計(jì)金屬開(kāi)關(guān)194和196。該金屬開(kāi)關(guān)194通過(guò)掩膜布線決定其連接路徑，將輸出緩沖電路帶192的電源節(jié)點(diǎn)連接于輸出電源墊163和電源線180之一。金屬開(kāi)關(guān)196也同樣對(duì)應(yīng)數(shù)據(jù)數(shù)據(jù)位寬度將輸出緩沖電路帶192的接地節(jié)點(diǎn)設(shè)定到輸出接地墊164和接地線181之一。圖22中，示出×16位結(jié)構(gòu)的情況下的金屬開(kāi)關(guān)194和196的連接路徑。數(shù)據(jù)位為×16位結(jié)構(gòu)的情況下墊163和164保持浮動(dòng)狀態(tài)。該狀態(tài)中，通過(guò)金屬開(kāi)關(guān)193和196將電源線180和接地線181分別連接于輸出緩沖電路帶192的電源節(jié)點(diǎn)和接地節(jié)點(diǎn)。對(duì)輸出緩沖電路帶190的輸出電源線182和輸出接地線183和輸出緩沖電路帶192的輸出電源線184和輸出接地線185隔離而難以相互連接的情況下，通過(guò)將輸出緩沖電路帶192的電源節(jié)點(diǎn)和接地節(jié)點(diǎn)連接傳遞該外部電源電壓EXVDD和外部接地電壓VSS的電源線180和接地線181，可穩(wěn)定輸出緩沖電路帶192的電源節(jié)點(diǎn)的電壓。該×16位結(jié)構(gòu)中，輸出緩沖電路帶192的動(dòng)作由未示出的路徑禁止，該外部電源電壓EXVDD和接地電壓VSS不被輸出緩沖電路帶192消耗，從而不對(duì)其他電路產(chǎn)生任何影響。
圖21所示的電源墊和接地墊的配置如例示的那樣，其他電源墊和接地墊的配置也可使用，輸出緩沖電路帶的配置是例示出的，也可使用其他配置。
如上那樣，根據(jù)本發(fā)明的實(shí)施例13，為未使用的輸出緩沖電路帶的電源節(jié)點(diǎn)和接地節(jié)點(diǎn)分別連接外部電源線和外部接地線的結(jié)構(gòu)，可防止未使用狀態(tài)的輸出緩沖電路帶的電源節(jié)點(diǎn)和接地節(jié)點(diǎn)為浮動(dòng)狀態(tài)，防止未使用狀態(tài)的輸出緩沖電路帶由于噪聲等的影響而誤動(dòng)作，防止對(duì)其他電路產(chǎn)生壞影響。
實(shí)施例14圖23是簡(jiǎn)要表示根據(jù)本發(fā)明的實(shí)施例14的輸出電路的主要結(jié)構(gòu)的圖。圖23中，表示是輸出數(shù)據(jù)位DQ<3116>的輸出緩沖電路帶192的電源配置。圖23中，輸出電源線184經(jīng)在模式指示信號(hào)MX32為L(zhǎng)電平時(shí)導(dǎo)通的P溝道MOS晶體管200電耦合于外部電源線180。輸出電源線185經(jīng)接收模式指示信號(hào)MX32的反相器201的輸出信號(hào)為H電平時(shí)導(dǎo)通的MOS晶體管202電耦合于接地線181。
該模式指示信號(hào)MX32在數(shù)據(jù)位寬度為32位時(shí)設(shè)定為H電平，數(shù)據(jù)位寬度為16位時(shí)設(shè)定在L電平。因此，輸出數(shù)據(jù)位寬度為16位時(shí)，P溝道MOS晶體管200為接通狀態(tài)，輸出電源線184經(jīng)電源線180耦合電源墊。輸出接地線185也在MOS晶體管202位接通狀態(tài)時(shí)把輸出接地線185經(jīng)接地線181耦合接地墊。因此，可防止輸出電源線184和輸出接地線185的浮動(dòng)狀態(tài)。
數(shù)據(jù)的×32位結(jié)構(gòu)的情況下，MOS晶體管200和202都為斷開(kāi)狀態(tài)，輸出電源線184與電源線180分離，輸出接地線185也與接地線181分離。這些狀態(tài)中，經(jīng)墊163和164分別提供輸出電源電壓VDDQ和輸出接地電壓VSSQ。該模式指示信號(hào)MX32通過(guò)將例如圖12所示的特定的墊電壓固定地設(shè)定來(lái)生成。反相器201將外部電源電壓EXVDD作為動(dòng)作電源電壓動(dòng)作。因此，該外部電源線180和接地線181如圖21所示在半導(dǎo)體芯片上延伸配置，因此這些MOS晶體管200和202可分別耦合于外部電源線180和接地線181。該圖23所示結(jié)構(gòu)中，在×16位和×32位之間變更數(shù)據(jù)的輸出位寬度。但是，可以是數(shù)據(jù)的位寬度不在16位和32位，而在其他位寬度之間進(jìn)行切換的結(jié)構(gòu)。
如上那樣，根據(jù)本發(fā)明的實(shí)施例14，經(jīng)切換晶體管把未使用的輸出緩沖電路的電源節(jié)點(diǎn)和接地節(jié)點(diǎn)分別連接于外部電源節(jié)點(diǎn)和接地節(jié)點(diǎn)，用簡(jiǎn)單電路結(jié)構(gòu)可穩(wěn)定未使用的輸出緩沖電路的電源和接地電壓。
從上述實(shí)施例1到14中，說(shuō)明了半導(dǎo)體存儲(chǔ)裝置的輸出電路。但是，本發(fā)明可采用根據(jù)輸出接口變更電源電壓電平的輸出電路。
如上那樣，根據(jù)本發(fā)明，為對(duì)應(yīng)輸出電源電壓的電壓電平調(diào)整輸出電路的驅(qū)動(dòng)能力的結(jié)構(gòu)，可對(duì)應(yīng)輸出電源電壓電平以最佳驅(qū)動(dòng)能力驅(qū)動(dòng)輸出節(jié)點(diǎn)，可穩(wěn)定確實(shí)地高速生成輸出信號(hào)。
權(quán)利要求
1.一種輸出電路，具有連接在輸出節(jié)點(diǎn)和供給輸出電源電壓的電源節(jié)點(diǎn)之間，并根據(jù)內(nèi)部信號(hào)選擇地導(dǎo)通的第一導(dǎo)電型的第一輸出晶體管；和連接在上述電源節(jié)點(diǎn)和上述輸出節(jié)點(diǎn)之間，根據(jù)上述內(nèi)部信號(hào)與上述第一晶體管同相導(dǎo)通的第二導(dǎo)電型的第二晶體管。
2.根據(jù)權(quán)利要求1所述的輸出電路，上述第二晶體管具有在偏置到上述輸出電源電壓電平的第二導(dǎo)電型的襯底區(qū)域上形成的第一導(dǎo)電型的阱區(qū)；和在上述阱區(qū)表面上隔開(kāi)空間形成的第二導(dǎo)電型的第一和第二雜質(zhì)區(qū)域；以及在上述第一和第二雜質(zhì)區(qū)域之間的阱區(qū)上形成的柵電極。
3.一種輸出電路，具有連接在輸出電源節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第一輸出晶體管、連接在上述輸出電源節(jié)點(diǎn)和上述輸出節(jié)點(diǎn)之間的第一導(dǎo)電型的第二晶體管、根據(jù)內(nèi)部信號(hào)選擇地將上述第一晶體管驅(qū)動(dòng)為導(dǎo)通狀態(tài)的第一驅(qū)動(dòng)電路以及根據(jù)動(dòng)作模式指示信號(hào)選擇地激活，在激活時(shí)根據(jù)上述內(nèi)部信號(hào)選擇地將上述第二晶體管驅(qū)動(dòng)到導(dǎo)通狀態(tài)的第二驅(qū)動(dòng)電路，上述第二驅(qū)動(dòng)電路包含根據(jù)上述動(dòng)作模式指示信號(hào)生成上述輸出電源節(jié)點(diǎn)的電壓電平的第一控制信號(hào)的第一柵電路、根據(jù)上述動(dòng)作模式指示信號(hào)生成外部電源電壓電平的第二控制信號(hào)的第二柵電路、根據(jù)上述內(nèi)部信號(hào)將上述第二晶體管的柵電極驅(qū)動(dòng)為上述輸出電源節(jié)點(diǎn)的電壓電平的第三晶體管、根據(jù)上述第一控制信號(hào)選擇地導(dǎo)通，導(dǎo)通時(shí)將上述第二晶體管的柵電極驅(qū)動(dòng)為上述輸出電源節(jié)點(diǎn)的輸出電源電壓電平的第四晶體管、在上述第二晶體管的柵電極和上述輸出電源電壓以及提供極性不同的參考電壓的參考節(jié)點(diǎn)之間彼此串聯(lián)連接的第五和第六晶體管，上述第五晶體管在其柵上接收上述第二控制信號(hào)，上述第六晶體管在其柵電極上接收上述內(nèi)部信號(hào)。
4.根據(jù)權(quán)利要求3的輸出電路，還具有連接在上述輸出節(jié)點(diǎn)和上述參考節(jié)點(diǎn)之間的第七晶體管、連接在上述輸出節(jié)點(diǎn)和上述參考節(jié)點(diǎn)之間的第八晶體管和根據(jù)上述內(nèi)部信號(hào)選擇地將上述第七晶體管驅(qū)動(dòng)為導(dǎo)通狀態(tài)的第三驅(qū)動(dòng)電路，上述第三驅(qū)動(dòng)電路包含在上述第七晶體管的柵電極和上述參考節(jié)點(diǎn)之間串聯(lián)連接的第九和第十晶體管，上述第九晶體管在其柵電極上接收上述外部電源電壓，第十晶體管連接在上述第九晶體管和上述參考節(jié)點(diǎn)之間并且在其柵上接收和上述內(nèi)部信號(hào)對(duì)應(yīng)的信號(hào)，還具有根據(jù)上述內(nèi)部信號(hào)和上述動(dòng)作模式指示信號(hào)選擇地將上述第八晶體管驅(qū)動(dòng)為導(dǎo)通狀態(tài)的第四驅(qū)動(dòng)電路，上述第四驅(qū)動(dòng)電路包含根據(jù)上述動(dòng)作模式指示信號(hào)將上述第八晶體管的柵電極驅(qū)動(dòng)為上述外部電源電壓電平的第十一晶體管、根據(jù)上述內(nèi)部信號(hào)將上述第八晶體管的柵電極驅(qū)動(dòng)為上述參考節(jié)點(diǎn)的電壓電平的第十二晶體管和根據(jù)上述動(dòng)作模式指示信號(hào)將上述第八晶體管的柵電壓驅(qū)動(dòng)為上述參考節(jié)點(diǎn)的電壓電平的第十三晶體管。
5.一種輸出電路，具有根據(jù)特定電源電壓電平的動(dòng)作模式，固定且可選擇地設(shè)定其驅(qū)動(dòng)能力，在固定地設(shè)定的驅(qū)動(dòng)能力下，根據(jù)內(nèi)部信號(hào)將輸出節(jié)點(diǎn)驅(qū)動(dòng)為輸出電源節(jié)點(diǎn)的電壓電平的第一輸出級(jí)。
6.根據(jù)權(quán)利要求5所述的輸出電路，還備有第二輸出級(jí)，可根據(jù)動(dòng)作模式固定地且可選擇地設(shè)定其驅(qū)動(dòng)能力，根據(jù)上述內(nèi)部信號(hào)，在該固定設(shè)定的驅(qū)動(dòng)能力下，驅(qū)動(dòng)為供給和上述電源電壓極性相反的不同的參考電壓的參考節(jié)點(diǎn)的電壓電平。
7.根據(jù)權(quán)利要求5所述的輸出電路，上述第一輸出級(jí)包括根據(jù)上述內(nèi)部信號(hào)將上述輸出節(jié)點(diǎn)驅(qū)動(dòng)為上述電源電壓電平的第一導(dǎo)電型的第一晶體管；根據(jù)指定上述動(dòng)作模式的動(dòng)作模式指示信號(hào)和上述內(nèi)部信號(hào)驅(qū)動(dòng)上述輸出節(jié)點(diǎn)的第一導(dǎo)電型的第二晶體管；響應(yīng)上述動(dòng)作模式指示信號(hào)和上述內(nèi)部信號(hào)的反轉(zhuǎn)信號(hào)驅(qū)動(dòng)上述輸出節(jié)點(diǎn)的第二導(dǎo)電型的第三晶體管。
8.根據(jù)權(quán)利要求5所述的輸出電路，上述第一輸出級(jí)包括根據(jù)上述內(nèi)部信號(hào)將上述輸出節(jié)點(diǎn)驅(qū)動(dòng)為上述電源電壓電平的第一導(dǎo)電型的第一晶體管；根據(jù)上述動(dòng)作模式固定地將其柵電極連接在上述電源節(jié)點(diǎn)和上述內(nèi)部信號(hào)傳遞節(jié)點(diǎn)之一的第一導(dǎo)電型的第二晶體管；根據(jù)上述動(dòng)作模式設(shè)定在響應(yīng)上述內(nèi)部信號(hào)的反轉(zhuǎn)信號(hào)的動(dòng)作狀態(tài)和恒常非導(dǎo)通狀態(tài)之一，連接在上述電源節(jié)點(diǎn)和上述輸出節(jié)點(diǎn)之間的第二導(dǎo)電型的第三晶體管。
9.一種輸出電路，具有根據(jù)內(nèi)部信號(hào)生成在負(fù)電壓和輸出電源電壓之間變化的信號(hào)的輸出驅(qū)動(dòng)電路；和根據(jù)上述輸出驅(qū)動(dòng)電路的輸出信號(hào)將輸出節(jié)點(diǎn)驅(qū)動(dòng)為上述輸出電源電壓電平的第一晶體管。
10.根據(jù)權(quán)利要求9的輸出電路，上述輸出驅(qū)動(dòng)電路包括將上述內(nèi)部信號(hào)變換為在上述輸出電源電壓和上述負(fù)電壓之間變化的信號(hào)的電平變換電路。
11.根據(jù)權(quán)利要求9的輸出電路，還具有響應(yīng)上述內(nèi)部信號(hào)將上述輸出節(jié)點(diǎn)驅(qū)動(dòng)為上述輸出電源電壓電平的第二晶體管。
12.根據(jù)權(quán)利要求9的輸出電路，上述輸出驅(qū)動(dòng)電路具有響應(yīng)上述內(nèi)部信號(hào)通過(guò)電容耦合在上述第一晶體管的柵電極上使電壓產(chǎn)生變化的電容元件。
13.根據(jù)權(quán)利要求9的輸出電路，上述輸出控制電路具有根據(jù)上述內(nèi)部信號(hào)在規(guī)定期間將上述第一晶體管的柵電極驅(qū)動(dòng)為供給和上述輸出電源電壓極性不同的電壓的參考節(jié)點(diǎn)的電壓電平的預(yù)驅(qū)動(dòng)電路；經(jīng)過(guò)上述規(guī)定期間后將上述第一晶體管的柵電極驅(qū)動(dòng)為上述負(fù)電壓電平的驅(qū)動(dòng)器。
14.一種輸出電路，可變更輸出數(shù)據(jù)的位寬度，具有多個(gè)數(shù)據(jù)驅(qū)動(dòng)電路，對(duì)應(yīng)最大可利用數(shù)據(jù)輸出墊(パツド)配置，將經(jīng)輸出電源線提供給動(dòng)作時(shí)對(duì)應(yīng)的輸出電源節(jié)點(diǎn)的輸出電源電壓作為動(dòng)作電源電壓接收下來(lái)，根據(jù)內(nèi)部信號(hào)驅(qū)動(dòng)對(duì)應(yīng)的墊；切換電路，根據(jù)上述數(shù)據(jù)的位寬度，將未使用的數(shù)據(jù)輸出電路的輸出電源節(jié)點(diǎn)耦合于和上述輸出電源線不同的電源線。
15.根據(jù)權(quán)利要求14所述的輸出電路，上述切換電路具有對(duì)應(yīng)上述數(shù)據(jù)輸出電路配置，根據(jù)對(duì)應(yīng)的數(shù)據(jù)輸出電路的使用/未使用將對(duì)應(yīng)的數(shù)據(jù)輸出電路的輸出電源節(jié)點(diǎn)固定地耦合于上述輸出電源線和與上述輸出電源線不同并且傳送和上述輸出電源電壓不同的外部電壓的外部電源線之一的開(kāi)關(guān)電路。
16.根據(jù)權(quán)利要求14所述的輸出電路，上述數(shù)據(jù)輸出電路按規(guī)定數(shù)個(gè)單位分割為輸出電路群，上述輸出電源線對(duì)應(yīng)上述各輸出電路群配置，上述切換電路具有將對(duì)應(yīng)設(shè)為上述數(shù)據(jù)輸出電路未使用的輸出電路群配置的輸出電源線耦合于傳遞和傳遞過(guò)上述輸出電源線的輸出電源電壓不同的外部電壓的節(jié)點(diǎn)的開(kāi)關(guān)電路。
全文摘要
在輸出電源電壓的電壓變更的情況下，也按最佳驅(qū)動(dòng)能力驅(qū)動(dòng)輸出節(jié)點(diǎn)。輸出電路(4)根據(jù)輸出電源電壓(VDDQ)使用該負(fù)電壓或變更晶體管大小，調(diào)整該輸出晶體管的驅(qū)動(dòng)能力。尤其，通過(guò)擴(kuò)大P溝道MOS晶體管的驅(qū)動(dòng)力，在輸出電源電壓降低的情況下，也可抑制該驅(qū)動(dòng)力降低并高速生成輸出信號(hào)。
文檔編號(hào)G06F3/00GK1414561SQ02131590
公開(kāi)日2003年4月30日 申請(qǐng)日期2002年9月10日 優(yōu)先權(quán)日2001年10月26日
發(fā)明者岡本武郎, 山內(nèi)忠昭, 松本淳子, 石田耕三, 米谷英樹(shù), 長(zhǎng)澤勉 申請(qǐng)人:三菱電機(jī)株式會(huì)社