專利名稱：測(cè)試式樣產(chǎn)生方法與其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的制作中一種測(cè)試式樣來源設(shè)計(jì)方式及系統(tǒng)與結(jié)構(gòu)，尤其是一種使用硬件實(shí)現(xiàn)軟件模擬的測(cè)試式樣產(chǎn)生方法與其裝置。
背景技術(shù)：
當(dāng)集成電路(integrated circuit以下簡(jiǎn)稱IC)在做測(cè)試的時(shí)候，往往都需要通過測(cè)試式樣(test pattern)來測(cè)試此IC功能是否正常，并通過交流(alternating current以下簡(jiǎn)稱AC)信號(hào)分析來對(duì)此IC作錯(cuò)誤分析(failure analysis)。測(cè)試式樣來源(test pattern sources)是AC信號(hào)分析所需要的工具，其測(cè)試式樣系統(tǒng)必須符合輕巧與經(jīng)濟(jì)并能配合E-Beam、EMMI或probe station等FA儀器使用。對(duì)于IC的AC信號(hào)分析，能預(yù)先獲得IC內(nèi)部各標(biāo)準(zhǔn)細(xì)胞(STD cell)的輸出/輸出信號(hào)關(guān)系，使得FA的定位有信號(hào)推導(dǎo)的依據(jù)，也就能提高FA定位的成功率。FA所需的AC信號(hào)源，不論在IC內(nèi)部偵測(cè)信號(hào)的測(cè)量或用類似E-Beam image比對(duì)分析，通常是由測(cè)試式樣來源輸出動(dòng)態(tài)(dynamic)信號(hào)重復(fù)測(cè)試(repeat run)，而在AC信號(hào)作回圈測(cè)試的時(shí)候，亦希望此信號(hào)源能穩(wěn)定及連續(xù)，不會(huì)存在回圈延遲時(shí)間(clock delay time)問題的影響。
習(xí)知測(cè)試式樣來源通常為使用軟件模擬出測(cè)試式樣。通過軟件所模擬出來的測(cè)試式樣信號(hào)輸入至待測(cè)元件，再搭配FA儀器使用，來達(dá)到IC偵錯(cuò)的定位目標(biāo)。而使用習(xí)知方法所產(chǎn)生的測(cè)試式樣用以對(duì)IC偵錯(cuò)的定位，其面臨的問題大概有以下幾種情況1.當(dāng)使用EMMI(Emission Microscope)FA(Failure Analysis)儀器時(shí)，測(cè)試式樣只能通過DC信號(hào)對(duì)待測(cè)元件作偵錯(cuò)定位，所以此方式的偵測(cè)結(jié)果也僅受限于DC的FA類型，如熱點(diǎn)(hot spot)的定位。
2.使用邏輯分析(logic analysis，以下簡(jiǎn)稱LA)式樣產(chǎn)生器搭配E-Beam FA(Failure Analysis)時(shí)，發(fā)現(xiàn)image會(huì)出現(xiàn)信號(hào)閃爍的情況。也就是測(cè)試式樣執(zhí)行的時(shí)間很短(約為μ秒等級(jí))，而LA式樣產(chǎn)生器內(nèi)部軟硬件處理時(shí)間則因?yàn)榛厝﹂g的延遲時(shí)間而造成處理時(shí)間相對(duì)太長(zhǎng)(約為秒等級(jí))所導(dǎo)致。
3.第2點(diǎn)的情況也同時(shí)出現(xiàn)在目前先進(jìn)的測(cè)試機(jī)臺(tái)上，如SC機(jī)型在10MHZ測(cè)試頻率回圈的延遲時(shí)間存在大約2μ秒的處理時(shí)間。
4.使用PC module board搭配E-Beam利用簡(jiǎn)單的測(cè)試式樣信號(hào)作image分析以偵錯(cuò)IC。其缺點(diǎn)亦為測(cè)試過程中，程序的回圈與回圈間的延遲時(shí)間影響測(cè)試信號(hào)的測(cè)量。
因此，測(cè)試式樣可因?yàn)榈K于FA儀器的關(guān)系而受限于只能使用DC信號(hào)或是因?yàn)樾盘?hào)源在使用軟件產(chǎn)生測(cè)試式樣的機(jī)制下，程序的回圈與回圈間存在延遲時(shí)間(delay time)而造成測(cè)試信號(hào)不易測(cè)量。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提出一種測(cè)試式樣產(chǎn)生方法與其結(jié)構(gòu)可以在使用測(cè)試式樣對(duì)IC作動(dòng)態(tài)測(cè)試的過程中，其動(dòng)態(tài)信號(hào)在回圈與回圈之間具連續(xù)性，即回圈與回圈之間不存在延遲時(shí)間。
本發(fā)明提出一種測(cè)試式樣產(chǎn)生方法，其步驟包括提出適用于一待測(cè)元件的一測(cè)試式樣；列出并分析該測(cè)試式樣；將該測(cè)試式樣以一數(shù)字電路描述語言描述并模擬該數(shù)字電路描述語言以得到一模擬測(cè)試式樣，將該模擬測(cè)試式樣對(duì)該待測(cè)元件作測(cè)試以得到一模擬測(cè)試結(jié)果；將該數(shù)字電路描述語言寫入至一存儲(chǔ)裝置中；使用該存儲(chǔ)裝置內(nèi)的該數(shù)字電路描述語言對(duì)該待測(cè)元件作測(cè)試以得到一實(shí)際測(cè)試結(jié)果；以及比較該模擬測(cè)試結(jié)果以及該實(shí)際測(cè)試結(jié)果，如果相符，使用該存儲(chǔ)裝置對(duì)該待側(cè)元件作連續(xù)測(cè)試，且測(cè)試過程中，該測(cè)試式樣產(chǎn)生信號(hào)的回圈間沒有一延遲時(shí)間；如果不相符，則檢視與調(diào)整該數(shù)字電路描述語言以重新寫入該存儲(chǔ)裝置。
在本發(fā)明的較佳實(shí)施例中，使用該存儲(chǔ)裝置對(duì)該待側(cè)元件作測(cè)試，而該數(shù)字電路描述語言運(yùn)作方式為計(jì)數(shù)重置；開始以該測(cè)試式樣的周期作一計(jì)數(shù)并根據(jù)該計(jì)數(shù)使待測(cè)元件接受該測(cè)試式樣資料程序碼與該測(cè)試式樣長(zhǎng)度程序碼分別產(chǎn)生的一測(cè)試資料信號(hào)與一測(cè)試長(zhǎng)度信號(hào)作測(cè)試；測(cè)試結(jié)束時(shí)，該待測(cè)元件產(chǎn)生一測(cè)試結(jié)果信號(hào)；以及比較一正常測(cè)試結(jié)果信號(hào)與該測(cè)試結(jié)果信號(hào)，如果相符，發(fā)出一正常指示信號(hào)，如果不相符，則發(fā)出一錯(cuò)誤指示信號(hào)。
本發(fā)明另外提出一種測(cè)試式樣產(chǎn)生裝置，該測(cè)試式樣產(chǎn)生裝置用以對(duì)一待測(cè)元件作一測(cè)試式樣測(cè)試，該裝置包括一第一只讀存儲(chǔ)裝置，該第一只讀存儲(chǔ)裝置儲(chǔ)存一測(cè)試式樣資料程序碼并輸出一測(cè)試資料信號(hào)；一第二只讀存儲(chǔ)裝置，該第二只讀存儲(chǔ)裝置儲(chǔ)存一測(cè)試式樣長(zhǎng)度程序碼并輸出一測(cè)試長(zhǎng)度信號(hào)一計(jì)數(shù)裝置，該計(jì)數(shù)裝置電性連接該第一只讀存儲(chǔ)裝置以及該第二只讀存儲(chǔ)裝置且根據(jù)該測(cè)試式樣的周期計(jì)數(shù)；一待測(cè)元件連接裝置，該待測(cè)元件連接裝置電性連接該第一只讀存儲(chǔ)裝置與該第二只讀存儲(chǔ)裝置且輸出一測(cè)試結(jié)果信號(hào)；一比較裝置，該比較裝置儲(chǔ)存一正常測(cè)試結(jié)果波形且電性連接該待測(cè)元件、該第一只讀存儲(chǔ)裝置以及該第二只讀存儲(chǔ)裝置并輸出一指示信號(hào)；一控制裝置，該控制裝置電性連接該第一只讀存儲(chǔ)裝置、該第二只讀存儲(chǔ)裝置、該計(jì)數(shù)裝置以及該比較裝置且接收一控制信號(hào)以及輸出該指示信號(hào)。
本發(fā)明另外提出一種測(cè)試式樣產(chǎn)生裝置，該測(cè)試式樣產(chǎn)生裝置用以對(duì)一待測(cè)元件作一測(cè)試式樣測(cè)試，該裝置包括一開關(guān)裝置，該開關(guān)裝置輸出一控制信號(hào)；一場(chǎng)可程序陣列，該場(chǎng)可程序陣列接收該控制信號(hào)以及一測(cè)試結(jié)果信號(hào)并輸出一測(cè)試資料信號(hào)、一測(cè)試長(zhǎng)度信號(hào)以及一指示信號(hào)；一待測(cè)元件連接裝置，該待測(cè)元件連接裝置接收該測(cè)試資料信號(hào)以及該測(cè)試長(zhǎng)度信號(hào)并輸出該測(cè)試結(jié)果信號(hào)；一輸出緩沖裝置，該輸出緩沖裝置接收該指示信號(hào)并驅(qū)動(dòng)輸出該指示信號(hào)；一顯示裝置，該顯示裝置接收由該輸出緩沖裝置輸出的該指示信號(hào)；以及一界面板，該界面板電性連接該開關(guān)裝置、該場(chǎng)可程序陣列、該待測(cè)元件連接裝置、該輸出緩沖裝置以及該顯示裝置。
綜上所述，本發(fā)明提出一種測(cè)試式樣產(chǎn)生方法與其裝置以將測(cè)試式樣轉(zhuǎn)換一個(gè)程序?qū)懭氪鎯?chǔ)裝置中，而此程序又是由測(cè)試式樣資料碼以及測(cè)試式樣長(zhǎng)度碼所構(gòu)成，利用此程序碼對(duì)待測(cè)元件作測(cè)試并與正常測(cè)試結(jié)果波形比較，根據(jù)結(jié)果以作為測(cè)試式樣來源、且此種以軟件寫入硬件對(duì)待測(cè)元件作測(cè)試的方式，使測(cè)試式樣來源對(duì)集成電路作測(cè)試且于測(cè)試過程中不會(huì)出現(xiàn)因動(dòng)態(tài)回圈所造成延遲時(shí)間的問題。


圖1繪示的是根據(jù)本發(fā)明的測(cè)試式樣產(chǎn)生方法的流程圖；圖2繪示的是根據(jù)本發(fā)明較佳實(shí)施例中的程序運(yùn)作流程圖；圖3繪示的是根據(jù)本發(fā)明較佳實(shí)施例中的測(cè)試式樣產(chǎn)生裝置的電路方塊圖；以及圖4繪示的是根據(jù)本發(fā)明較佳實(shí)施例中的場(chǎng)可程序陣列內(nèi)部的電路方塊圖。
具體實(shí)施例方式
本發(fā)明的概念是以軟件寫入硬件的概念建立針對(duì)測(cè)試集成電路(IC)所需的測(cè)試式樣產(chǎn)生方法及其裝置。
需首先說明的是，本實(shí)施例是以VHDL語言舉例說明，但本發(fā)明也可以其他數(shù)字電路描述語言實(shí)現(xiàn)。
其產(chǎn)生方法的流程，請(qǐng)參考圖1，圖1繪示的是根據(jù)本發(fā)明的測(cè)試式樣產(chǎn)生方法的流程圖。步驟包括步驟102，首先針對(duì)待測(cè)元件先建立起合適的測(cè)試式樣。步驟103，再將上述測(cè)試式樣列出并分析。步驟104，將決定的測(cè)試式樣轉(zhuǎn)成VHDL語法的程序，并以電腦模擬此程序?qū)Υ郎y(cè)元件作測(cè)試式樣測(cè)試以得到一模擬測(cè)試結(jié)果。步驟105，將此程序刻錄制至一顆場(chǎng)可程序陣列(Field programmable gate array，以下簡(jiǎn)稱FPGA)中，并使用此FPGA對(duì)一塊待測(cè)元件實(shí)作錯(cuò)誤測(cè)試以得到實(shí)際測(cè)試結(jié)果。步驟106，比較實(shí)際測(cè)試結(jié)果與模擬測(cè)試結(jié)果。步驟107，如果兩者測(cè)試結(jié)果相符，則使用此FPGA對(duì)此待測(cè)元件作測(cè)試式樣的連續(xù)測(cè)試，且測(cè)試過程中，此測(cè)試式樣產(chǎn)生方法的回圈間并沒有延遲時(shí)間。當(dāng)上述步驟無誤則代表測(cè)試式樣產(chǎn)生方法準(zhǔn)備完成。如果不相符，則重新檢視與調(diào)整此程序，也就是跳回步驟104。
其中，存儲(chǔ)裝置對(duì)待測(cè)元件作測(cè)試時(shí)，此程序的運(yùn)作方式，請(qǐng)參考圖2，圖2繪示的是根據(jù)本發(fā)明較佳實(shí)施例中的程序運(yùn)作流程圖，其流程步驟包括步驟202，首先將此程序的計(jì)數(shù)重置。接著步驟203，程序開始根據(jù)此測(cè)試式樣周期計(jì)數(shù)且同時(shí)使待測(cè)元件接受此程序內(nèi)建的測(cè)試式樣資料程序碼與測(cè)試式樣長(zhǎng)度程序碼所分別產(chǎn)生的測(cè)試資料信號(hào)與測(cè)試長(zhǎng)度信號(hào)作測(cè)試。步驟204，當(dāng)測(cè)試結(jié)束，此待測(cè)元件產(chǎn)生測(cè)試結(jié)果信號(hào)。步驟205，程序又根據(jù)之前模擬測(cè)試結(jié)果與此測(cè)試結(jié)果作比較，如果相符，進(jìn)行步驟207，連續(xù)以測(cè)試資料以及長(zhǎng)度信號(hào)對(duì)待測(cè)元件作測(cè)試，當(dāng)測(cè)試過程回圈間并沒有出現(xiàn)延遲時(shí)間時(shí)，則進(jìn)行步驟209，發(fā)出正常指示信號(hào)，如果不相符，則進(jìn)行步驟211發(fā)出錯(cuò)誤指示信號(hào)。
本發(fā)明測(cè)試式樣產(chǎn)生方法的實(shí)現(xiàn)，請(qǐng)參考圖3，圖3繪示的是根據(jù)本發(fā)明較佳實(shí)施例中的測(cè)試式樣產(chǎn)生裝置的電路方塊圖。此裝置包括3位元的指撥開關(guān)310、FPGA320、待測(cè)元件連接裝置330～336、編號(hào)74LS244IC的輸出緩沖裝置340～346、發(fā)光二極管顯示裝置350～356、以及128接腳數(shù)的界面板360構(gòu)成。從如上所述可很清楚的了解此測(cè)試式樣產(chǎn)生裝置是為使用界面板360作為其他FA工具(如E-Beam、EMMI以及probe station)之間信號(hào)的傳遞。
首先將測(cè)試式樣轉(zhuǎn)成VHDL語法的程序，并以電腦模擬此程序?qū)Υ郎y(cè)元件作測(cè)試，并于測(cè)試結(jié)束后得到一個(gè)正常測(cè)試結(jié)果的信號(hào)。再將此程序以及轉(zhuǎn)成VHDL程序碼的正常測(cè)試結(jié)果信號(hào)寫入此FPGA320中，利用指撥開關(guān)310具有3位元，也就是可輸出八種不同的控制信號(hào)給FPGA320。根據(jù)控制信號(hào)，F(xiàn)PGA320發(fā)出測(cè)試信號(hào)經(jīng)由待測(cè)元件連接裝置330～336以對(duì)待測(cè)元件作測(cè)試式樣測(cè)試。當(dāng)一個(gè)測(cè)試信號(hào)輸入至待測(cè)元件后，此待測(cè)元件就會(huì)根據(jù)此測(cè)試信號(hào)反應(yīng)出一個(gè)所謂測(cè)試結(jié)果的信號(hào)。也就是說待測(cè)元件會(huì)產(chǎn)生一個(gè)測(cè)試結(jié)果信號(hào)經(jīng)由待測(cè)元件連接裝置330～336送給FPGA320。此時(shí)，F(xiàn)PGA320將此測(cè)試結(jié)果信號(hào)與已內(nèi)建的正常測(cè)試結(jié)果信號(hào)作比較，并根據(jù)其信號(hào)是否相符而送出不同的指示信號(hào)給輸出緩沖裝置340～346。當(dāng)所有測(cè)試式樣測(cè)試完畢，輸出緩沖裝置340～346再將這些指示信號(hào)驅(qū)動(dòng)輸出給顯示裝置350～356，而顯示裝置350～356就會(huì)根據(jù)這些指示信號(hào)而致能或禁能顯示裝置350～356上的發(fā)光二極管。最后，通過發(fā)光二極管的明暗。我們就可以簡(jiǎn)單的了解到這一次的測(cè)試式樣測(cè)試是否正常。如果正常，再通過310指撥開關(guān)調(diào)整至連續(xù)對(duì)待測(cè)元件作測(cè)試式樣測(cè)試，可以發(fā)現(xiàn)測(cè)試過程中回圈間并沒有延遲時(shí)間的存在，因此可以確定此測(cè)試式樣產(chǎn)生裝置已準(zhǔn)備完成。如果不正常，則可以重新調(diào)整以及修改上述的程序，直到完成。
而FPGA 320將測(cè)試信號(hào)經(jīng)由待測(cè)元件連接裝置330～336將測(cè)試信號(hào)送給待測(cè)元件的過程，請(qǐng)參考圖4，圖4繪示的是根據(jù)本發(fā)明較佳實(shí)施例中的場(chǎng)可程序陣列內(nèi)部的電路方塊圖。此顆FPGA 320的結(jié)構(gòu)可分為比較裝置401、控制裝置403、計(jì)數(shù)裝置405、及只讀存儲(chǔ)器407，409。此FPGA 320內(nèi)部的運(yùn)作方式主要為控制裝置403接收控制信號(hào)(即圖3中3位元的指撥開關(guān)310所送出的控制信號(hào))去控制計(jì)數(shù)裝置405，然后根據(jù)計(jì)數(shù)裝置405所計(jì)數(shù)的時(shí)序控制只讀存儲(chǔ)器407、409以及比較裝置401對(duì)待測(cè)元件連接裝置411所連接的待測(cè)元件作測(cè)試式樣測(cè)試。其中，此控制信號(hào)可代表八種模式，分別代表著測(cè)試時(shí)各裝置的控制模式，為針對(duì)待測(cè)元件作測(cè)試式樣測(cè)試且測(cè)試過程回圈間并沒有延遲時(shí)間所設(shè)計(jì)。而此FPGA 320測(cè)試待測(cè)元件的內(nèi)部運(yùn)作方式為，首先要提的是，在只讀存儲(chǔ)器407、409中分別存有測(cè)試式樣資料程序碼以及測(cè)試式樣長(zhǎng)度程序碼。測(cè)試式樣資料程序碼代表著對(duì)待測(cè)元件所送出測(cè)試信號(hào)中測(cè)試式樣的資料內(nèi)容。而測(cè)試式樣長(zhǎng)度程序碼則代表控制測(cè)試信號(hào)中的測(cè)試式樣的資料內(nèi)容對(duì)待測(cè)元件測(cè)試的周期長(zhǎng)度。簡(jiǎn)單的來說，也就是測(cè)試式樣資料程序碼受控制所產(chǎn)生的測(cè)試資料信號(hào)對(duì)待測(cè)元件作測(cè)試時(shí)，必須再接收一個(gè)由測(cè)試式樣長(zhǎng)度程序碼受控制所產(chǎn)生的測(cè)試長(zhǎng)度信號(hào)。通過測(cè)試長(zhǎng)度信號(hào)控制測(cè)試資料信號(hào)對(duì)待測(cè)元件作測(cè)試的周期而形成一個(gè)完整的測(cè)試式樣測(cè)試。
當(dāng)開始對(duì)待測(cè)元件作測(cè)試的時(shí)候，控制裝置403會(huì)將計(jì)數(shù)裝置405重置，即重新計(jì)數(shù)，此時(shí)計(jì)數(shù)裝置405會(huì)根據(jù)此測(cè)試式樣的周期，也就是測(cè)試式樣長(zhǎng)度程序碼所代表的周期開始計(jì)數(shù)。只讀裝置407、409開始接受控制裝置403以及計(jì)數(shù)裝置405控制，而將每個(gè)測(cè)試式樣資料以及長(zhǎng)度程序碼的輸出時(shí)序結(jié)合，形成對(duì)待側(cè)元件同步的測(cè)試信號(hào)。其中，計(jì)數(shù)裝置405，更因?qū)憸y(cè)試式樣資料以及長(zhǎng)度程序碼兩者長(zhǎng)度是否相符而改變此計(jì)數(shù)裝置405的內(nèi)部組成。請(qǐng)參考表一。
表一

若測(cè)試式樣資料程序碼與測(cè)試式樣長(zhǎng)度程序碼等長(zhǎng)，也就是兩者均數(shù)量等長(zhǎng)，沒有重復(fù)出現(xiàn)的情況，則只需一個(gè)遞減計(jì)數(shù)器。若不等長(zhǎng)，如D6～D8程序碼重復(fù)出現(xiàn)且D6～D8程序碼所對(duì)應(yīng)的L6_1～L8_1程序碼與先前L6～L8不同，則需要將L6_1～L8_1程序碼另存于只讀存儲(chǔ)裝置中且另外使用一個(gè)遞增計(jì)數(shù)器對(duì)L6_1～L8_1程序碼計(jì)數(shù)。
本發(fā)明中，該計(jì)數(shù)裝置405可以是一遞減計(jì)數(shù)器，或者是一遞減計(jì)數(shù)器以及一遞增計(jì)數(shù)器。
當(dāng)此完整的測(cè)試信號(hào)(測(cè)試資料信號(hào)結(jié)合測(cè)試長(zhǎng)度資料信號(hào))送入待側(cè)元件后，此待側(cè)元件便會(huì)因?yàn)榇藴y(cè)試信號(hào)反應(yīng)出一個(gè)所謂的測(cè)試結(jié)果信號(hào)。而當(dāng)測(cè)試結(jié)果信號(hào)送至比較裝置401，控制裝置403便會(huì)命令比較裝置401以儲(chǔ)存于其已經(jīng)內(nèi)建只讀存儲(chǔ)器的正常測(cè)試結(jié)果信號(hào)的程序碼所代表的信號(hào)與測(cè)試結(jié)果信號(hào)所代表的信號(hào)相比較，當(dāng)兩者信號(hào)相符時(shí)，比較裝置401便會(huì)發(fā)出一個(gè)代表正常的指示信號(hào)。當(dāng)兩者的信號(hào)不符時(shí)，則發(fā)出一個(gè)代表有錯(cuò)誤的指示信號(hào)。而控制裝置403在接收指示信號(hào)后，便會(huì)將此指示信號(hào)送出至圖3中的輸出緩沖裝置340～346中。
綜上所述，本發(fā)明提出一種測(cè)試式樣產(chǎn)生方法與其裝置，以將測(cè)試式樣信號(hào)轉(zhuǎn)換為程序并寫入存儲(chǔ)裝置中，而此程序又由測(cè)試式樣資料以及長(zhǎng)度的程序碼構(gòu)成，且利用此程序碼受控制所產(chǎn)生的測(cè)試信號(hào)對(duì)待測(cè)元件作測(cè)試式樣測(cè)試。當(dāng)受測(cè)的待測(cè)元件所輸出的測(cè)試結(jié)果信號(hào)正常時(shí)，再對(duì)待測(cè)元件作連續(xù)的測(cè)試式樣測(cè)試且于測(cè)試過程回圈中并沒有延遲時(shí)間出現(xiàn)。由于本發(fā)明以硬件實(shí)現(xiàn)測(cè)試式樣的電路描述，且利用可同時(shí)控制硬件作同步信號(hào)傳輸?shù)奶匦詫?duì)待測(cè)元件作測(cè)試式樣測(cè)試的方式，可以避免使用電腦程序產(chǎn)生測(cè)試式樣信號(hào)對(duì)待測(cè)元件作測(cè)試時(shí)所遇到延遲時(shí)間的產(chǎn)生問題。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種測(cè)試式樣產(chǎn)生方法，其特征是其步驟包括提出適用于一待測(cè)元件的一測(cè)試式樣；列出并分析該測(cè)試式樣；將該測(cè)試式樣以一數(shù)字電路描述語言描述并模擬該數(shù)字電路描述語言以得到一模擬測(cè)試式樣，將該模擬測(cè)試式樣對(duì)該待測(cè)元件作測(cè)試以得到一模擬測(cè)試結(jié)果；將該數(shù)字電路描述語言寫入至一存儲(chǔ)裝置中；使用該存儲(chǔ)裝置內(nèi)的該數(shù)字電路描述語言對(duì)該待測(cè)元件作測(cè)試以得到一實(shí)際測(cè)試結(jié)果；以及比較該模擬測(cè)試結(jié)果以及該實(shí)際測(cè)試結(jié)果，如果相符，使用該存儲(chǔ)裝置對(duì)該待側(cè)元件作連續(xù)測(cè)試，且測(cè)試過程中，該測(cè)試式樣產(chǎn)生信號(hào)的回圈間沒有一延遲時(shí)間；如果不相符，則檢視與調(diào)整該數(shù)字電路描述語言以重新寫入該存儲(chǔ)裝置。
2.如權(quán)利要求1所述的測(cè)試式樣產(chǎn)生方法，其特征是該數(shù)字電路描述語言為一VHDL語言。
3.如權(quán)利要求1所述的測(cè)試式樣產(chǎn)生方法，其特征是可使用一場(chǎng)可程序陣列代替該存儲(chǔ)裝置。
4.如權(quán)利要求2所述的測(cè)試式樣產(chǎn)生方法，其特征是該數(shù)字電路描述語言包含一測(cè)試式樣資料程序碼與一測(cè)試式樣長(zhǎng)度程序碼。
5.如權(quán)利要求4所述的測(cè)試式樣產(chǎn)生方法，其特征是使用該存儲(chǔ)裝置對(duì)該待側(cè)元件作測(cè)試，而該數(shù)字電路描述語言運(yùn)作方式為計(jì)數(shù)重置；開始以該測(cè)試式樣的周期作一計(jì)數(shù)并根據(jù)該計(jì)數(shù)使待測(cè)元件接受該測(cè)試式樣資料程序碼與該測(cè)試式樣長(zhǎng)度程序碼分別產(chǎn)生的一測(cè)試資料信號(hào)與一測(cè)試長(zhǎng)度信號(hào)作測(cè)試；測(cè)試結(jié)束時(shí)，該待測(cè)元件產(chǎn)生一測(cè)試結(jié)果信號(hào)；以及比較一正常測(cè)試結(jié)果信號(hào)與該測(cè)試結(jié)果信號(hào)，如果相符，發(fā)出一正常指示信號(hào)，如果不相符，則發(fā)出一錯(cuò)誤指示信號(hào)。
6.一種測(cè)試式樣產(chǎn)生裝置，該測(cè)試式樣產(chǎn)生裝置用以對(duì)一待測(cè)元件作一測(cè)試式樣測(cè)試，其特征是該裝置包括一第一只讀存儲(chǔ)裝置，該第一只讀存儲(chǔ)裝置儲(chǔ)存一測(cè)試式樣資料程序碼并輸出一測(cè)試資料信號(hào)；一第二只讀存儲(chǔ)裝置，該第二只讀存儲(chǔ)裝置儲(chǔ)存一測(cè)試式樣長(zhǎng)度程序碼并輸出一測(cè)試長(zhǎng)度信號(hào)一計(jì)數(shù)裝置，該計(jì)數(shù)裝置電性連接該第一只讀存儲(chǔ)裝置以及該第二只讀存儲(chǔ)裝置且根據(jù)該測(cè)試式樣的周期計(jì)數(shù)；一待測(cè)元件連接裝置，該待測(cè)元件連接裝置電性連接該第一只讀存儲(chǔ)裝置與該第二只讀存儲(chǔ)裝置且輸出一測(cè)試結(jié)果信號(hào)；一比較裝置，該比較裝置儲(chǔ)存一正常測(cè)試結(jié)果波形且電性連接該待測(cè)元件、該第一只讀存儲(chǔ)裝置以及該第二只讀存儲(chǔ)裝置并輸出一指示信號(hào)；一控制裝置，該控制裝置電性連接該第一只讀存儲(chǔ)裝置、該第二只讀存儲(chǔ)裝置、該計(jì)數(shù)裝置以及該比較裝置且接收一控制信號(hào)以及輸出該指示信號(hào)。
7.如權(quán)利要求6所述的測(cè)試式樣產(chǎn)生裝置，其特征是該計(jì)數(shù)裝置為一遞減計(jì)數(shù)器。
8.如權(quán)利要求6所述的測(cè)試式樣產(chǎn)生裝置，其特征是該計(jì)數(shù)裝置為一遞減計(jì)數(shù)器以及一遞增計(jì)數(shù)器。
9.如權(quán)利要求6所述的測(cè)試式樣產(chǎn)生裝置，其特征是該比較裝置以內(nèi)建一第三只讀存儲(chǔ)裝置儲(chǔ)存該正常測(cè)試結(jié)果信號(hào)。
10.如權(quán)利要求6所述的測(cè)試式樣產(chǎn)生裝置，其特征是該第一只讀存儲(chǔ)裝置、該第二只讀存儲(chǔ)裝置、該計(jì)數(shù)裝置、該比較裝置以及該控制裝置可使用一場(chǎng)可程序陣列代替。
11.一種測(cè)試式樣產(chǎn)生裝置，該測(cè)試式樣產(chǎn)生裝置用以對(duì)一待測(cè)元件作一測(cè)試式樣測(cè)試，其特征是該裝置包括一開關(guān)裝置，該開關(guān)裝置輸出一控制信號(hào)；一場(chǎng)可程序陣列，該場(chǎng)可程序陣列接收該控制信號(hào)以及一測(cè)試結(jié)果信號(hào)并輸出一測(cè)試資料信號(hào)、一測(cè)試長(zhǎng)度信號(hào)以及一指示信號(hào)；一待測(cè)元件連接裝置，該待測(cè)元件連接裝置接收該測(cè)試資料信號(hào)以及該測(cè)試長(zhǎng)度信號(hào)并輸出該測(cè)試結(jié)果信號(hào)；一輸出緩沖裝置，該輸出緩沖裝置接收該指示信號(hào)并驅(qū)動(dòng)輸出該指示信號(hào)；一顯示裝置，該顯示裝置接收由該輸出緩沖裝置輸出的該指示信號(hào)；以及一界面板，該界面板電性連接該開關(guān)裝置、該場(chǎng)可程序陣列、該待測(cè)元件連接裝置、該輸出緩沖裝置以及該顯示裝置。
12.如權(quán)利要求11所述的測(cè)試式樣產(chǎn)生裝置，其特征是該開關(guān)裝置為一三位元的指撥開關(guān)。
13.如權(quán)利要求11所述的測(cè)試式樣產(chǎn)生裝置，其特征是該場(chǎng)可程序陣列的內(nèi)部結(jié)構(gòu)包括一第一只讀存儲(chǔ)裝置，該第一只讀存儲(chǔ)裝置儲(chǔ)存一測(cè)試式樣資料程序碼以輸出該測(cè)試資料信號(hào)；一第二只讀存儲(chǔ)裝置，該第二只讀存儲(chǔ)裝置儲(chǔ)存一測(cè)試式樣長(zhǎng)度程序碼以輸出該測(cè)試長(zhǎng)度信號(hào)；一計(jì)數(shù)裝置，該計(jì)數(shù)裝置電性連接該第一只讀存儲(chǔ)裝置以及該第二只讀存儲(chǔ)裝置且根據(jù)該測(cè)試式樣的周期計(jì)數(shù)；一比較裝置，該比較裝置儲(chǔ)存該正常測(cè)試結(jié)果波形且電性連接該第一只讀存儲(chǔ)裝置以及該第二只讀存儲(chǔ)裝置并輸出該指示信號(hào)；一控制裝置，該控制裝置電性連接該第一只讀存儲(chǔ)裝置、該第二只讀存儲(chǔ)裝置、該計(jì)數(shù)裝置以及該比較裝置且接收該控制信號(hào)以及輸出該指示信號(hào)。
14.如權(quán)利要求11所述的測(cè)試式樣產(chǎn)生裝置，其特征是該輸出緩沖裝置包括復(fù)數(shù)個(gè)型號(hào)為74LS244的集成電路。
15.如權(quán)利要求11所述的測(cè)試式樣產(chǎn)生裝置，其特征是該顯示裝置為一發(fā)光二極管顯示裝置。
16.如權(quán)利要求11所述的測(cè)試式樣產(chǎn)生裝置，其特征是該界面裝置為一包括復(fù)數(shù)個(gè)接腳的界面板。
17.如權(quán)利要求13所述的測(cè)試式樣產(chǎn)生裝置，其特征是該計(jì)數(shù)裝置為一遞減計(jì)數(shù)器。
18.如權(quán)利要求13所述的測(cè)試式樣產(chǎn)生裝置，其特征是該計(jì)數(shù)裝置為一遞減計(jì)數(shù)器以及一遞增計(jì)數(shù)器。
19.如權(quán)利要求13所述的測(cè)試式樣產(chǎn)生裝置，其特征是該比較裝置以內(nèi)建一第三只讀存儲(chǔ)裝置儲(chǔ)存該正常測(cè)試結(jié)果信號(hào)。
全文摘要
一種測(cè)試式樣產(chǎn)生方法與其裝置，其產(chǎn)生方法具有以測(cè)試式樣轉(zhuǎn)成程序?qū)Υ郎y(cè)元件作模擬測(cè)試以得到模擬測(cè)試結(jié)果；將此程序?qū)懭氪鎯?chǔ)裝置中；使用存儲(chǔ)裝置對(duì)待測(cè)元件作實(shí)際測(cè)試以得到實(shí)際測(cè)試結(jié)果；比較模擬測(cè)試結(jié)果與實(shí)際測(cè)試結(jié)果，如果相符，使用此存儲(chǔ)裝置對(duì)待測(cè)元件作連續(xù)測(cè)試且測(cè)試過程回圈間沒有延遲時(shí)間存在，則此測(cè)試式樣產(chǎn)生方完成，如果不相符，則重新檢視與調(diào)整程序，直到完成；本發(fā)明的以軟件寫入硬件對(duì)待測(cè)元件作測(cè)試的方式，使測(cè)試式樣來源對(duì)集成電路作測(cè)試且于測(cè)試過程中不會(huì)出現(xiàn)因動(dòng)態(tài)回圈所造成延遲時(shí)間的問題。
文檔編號(hào)G06F9/455GK1482541SQ0213209
公開日2004年3月17日 申請(qǐng)日期2002年9月10日 優(yōu)先權(quán)日2002年9月10日
發(fā)明者王恒毅 申請(qǐng)人:華邦電子股份有限公司